riscv

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    riscv 및 하드웨어 랜덤 생성기

    RISCV에 대해 많이 알지 못합니다. (실제로 Open RISC에 대해 생각하고 있습니다.) 약간의 내용은 작성 및 최적화에 관한 내용입니다. 이제 사람들 (예를 들어 FSF)은 보안군이 약한 난수 생성기를 제공 할 수 있으며 생성 된 암호가 쉽게 파손될 수 있다고 생각하고 있습니다. 믿을 지 모르겠다. 내가 읽은 것에서부터, RISC는 난수 생성기 (생
    random riscv 2016-12-01

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    RISC-V 디스어셈블러가 스파이크 실행 결과와 일치하지 않습니까?

    내 riscv32-unknown-elf 툴체인, spike, pk 등을 테스트하기위한 hello world 프로그램을 설정했습니다. spike --isa=RV32 pk hello.elf을 사용하여 안녕하세요 세계를 인쇄했지만, 디버깅을 위해 -d 플래그를 추가하면 주어진 (전체의 섹션)의 지시에 따라 : core 0: 0x0000000000001000 (0
    gcc assembly compilation riscv disassembly 2017-01-24

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    새 명령어를 추가하고 시뮬레이트하는 방법 (스파이크)?

    나는 RISCV ISA에 새 명령을 추가 할 , 나는 단계를 수행 : Simulating a New Instruction. Adding an instruction to the simulator requires two steps: Describe the instructions's functional behavior in the file riscv/insns/
    gcc riscv 2017-03-24

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    RISCV 용 pocl 구성

    pocl을 사용하여 RISCV64 용 OpenCL 프로그램을 크로스 컴파일하려고합니다. 이 링크의 슬라이드 18 : https://riscv.org/wp-content/uploads/2015/01/riscv-software-toolchain-workshop-jan2015.pdf은 RISCV 백엔드 용 스칼라 코드를 생성 할 수 있다고 제안하는 것 같습니다.
    configure libtool riscv pocl libltdl 2016-12-17

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    RV32 명령어 지원 RV64

    RISC-V 버전 2.1 사양을 수행하는 동안 4 장에서 RV64를 RV32와 함께 읽어야한다고 언급했습니다. 그것을 바탕으로 다음은 나의 의심입니다. RISC-V 64 비트는 32 비트 opcode를 실행합니까? 제 9 장, 54 페이지 지침은 opcode와 함께 나열되며 해당 opcode는 64 비트에도 속합니다. 스펙에서 9 장, 55 페이지 지침은
    riscv risc 2017-02-14

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    qemu-system-riscv가 네트워크 장치를 추가 할 수 있습니까?

    qemu-system-riscv을 사용할 때 -net 옵션이 작동하지 않습니다. qemu-system-riscv에서 네트워크 장치를 추가 할 수 없다는 의미입니까?
    qemu riscv 2017-02-17

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    스파이크를 지원하는 RISCV 아키텍처 목록은 무엇입니까?

    RISCV 스파이크 명령 옵션 "--isa ="에 사용할 법적 필드는 무엇입니까? 빨리 스파이크 소스 코드를 검색하고 DEFAULT_ISA 정의 만 찾았습니다.
    riscv 2017-02-17

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    RISCV 디버그 테스트 - 모듈 누락으로 인해 'gdbserver.py'가 실패합니다.

    /riscv-tests/debug 디렉토리에서 다음을 실행하려고하면 오류가 발생합니다. 오류가 발생합니다. ./gdbserver.py --spike64 --cmd ../../bin/spike 역 추적 (마지막으로 가장 최근 통화) : 파일 "./gdbserver.py", 10 행, " 파일 수입 목표에/홈/데이브/MyProjects/RiscV/빌드/risc
    riscv 2017-02-20

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    TLClientNode 연결

    ROCKET-CHIP 프로젝트의 독립 실행 형 ICache의 최신 버전을 인스턴스화해야합니다. 6 개월 된 버전을 사용하여이 인스턴스를 테스트 할 수있었습니다. 그러나, 나는 최근 버전의 'MEM'포트 문제에 직면하고있다 : 모두 소스 및 싱크 노드에 연결되어야한다 어디에 내 이해에 따르면 val node = TLClientNode(TLClientParam
    riscv chisel 2017-02-24

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    riscv-sodor에 대한 Verilog 생성

    저는 riscv-sodor에서 일하고 있는데 Verilog를 생성하도록 Makefile을 수정하고 싶습니다. 이 작업을 어떻게 수행 할 수 있습니까? Sodor README (https://github.com/ucb-bar/riscv-sodor)에서 감사합니다,
    makefile riscv chisel 2016-11-30
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