verilog

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    HW/SW codesign이 특정 응용 프로그램에 유용 할 경우 어떻게 알 수 있습니까?

    나는 내년 (전기 및 컴퓨터 공학) 다음 학기에있을 것이며 임베디드 시스템 또는 하드웨어 디자인에서 졸업 프로젝트를 찾고 있습니다. 교수님은 현재 시스템을 검색하고 하드웨어/소프트웨어 코드를 사용하여 시스템을 개선하라고 권유했으며, VHDL 또는 Verilog로 전용 하드웨어를 사용하여 시스템을 수행 할 수있는 "자동화 된 라이센스 플레이트 인식 시스템"의
    c image-processing embedded verilog codesign 2011-07-29

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    Verilog에서 합성 오류

    Verilog에서 FatICA 알고리즘을 구현하려고합니다. 나는 전체 코드를 작성했으나 시뮬레이션 할 때까지 오류는 보이지 않지만 코드를 합성하려고 할 때 ""; 대신 ""대신에 ""을 기대하는 오류가 발생합니다. " 나는 4 개의 부동 소수점 모듈을 산술에 사용하고 있습니다. 이제 도트 연산자 을 사용하여 개별 인스턴스를 액세스하고 genvar s;
    verilog 2011-08-04

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    Xilinx Simulink의 신호 사인

    DQPSK 변조기 및 복조기를 구현 중입니다. Simulink에서 exp (1j * Phase)를 계산하고 싶습니다. 어떻게 그러한 모델을 실현할 수 있습니까? 이 방향으로 어떤 도움을 매우 극명하게 될 것이다 : 여기 는 단계를 계산하는 모델의 일부입니다. 0 PI/2, PI, 3 * 파이/2 (컨 스텔 레이션 포인트) 읽기 감사 키란 구현
    matlab verilog fpga simulink xilinx 2011-05-08

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    System Verilog 함수를 C 또는 C++로 컴파일 할 수 있습니까?

    시스템 Verilog로 작성된 일부 하드웨어의 경우 C++로 작성된 상위 레벨 시뮬레이터에서 작업합니다. 시스템 Verilog 코드에는 논리 만 포함하는 많은 기능이 포함되어 있습니다 (즉, 시간이 많이 걸리지 않으며 플립 플롭이 없음). 내 C++ 시뮬레이터에서이 코드를 재사용하고 싶다. 의 방법으로 ++ (쉽게 C에 연결되어 또는 C를, ++) C에서
    c++ c code-reuse verilog system-verilog 2011-05-11

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    Xilinx Simulink의 타이밍 신호 이해

    Simulink (Xilink Library)의 타이밍 신호 개념을 이해하는 데 약간의 문제가 있습니다. 내가 예와 함께 설명합니다 , 는 직렬 비트 스트림이 있고 심지어 비트 홀수의 합을하고 싶습니다 가정, 그래서 당신은 아마 이런 matlab에 코드 뭔가를 작성합니다 : Data_Bits=[1 2 3 0 4 5 1 2 0 9]; Sum_Bits=[]
    synchronization verilog fpga simulink xilinx 2011-05-12

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    Verilog 코드로 작성된 256 포인트 FFT에 대한 시뮬레이션 결과를 테스트하는 방법

    256 포인트 FFT (radix22 sdf) 및 testbench (무작위 샘플 값 ...)에 대한 Verilog 코드를 작성했습니다. 몇 가지 시뮬레이션 결과를 얻었습니다 내가 얻은 결과가 정확한지 아닌지 ...
    verilog 2011-08-21

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    시간 지연이 LHS 또는 RHS에 지정된 경우의 차이점은 무엇입니까?

    a = #5 b; #5 a = b; 위의 두 문장 사이에 어떤 차이가 있습니까?
    verilog 2011-05-14

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    가

    메모리는 항상 1D는 그렇게 시뮬레이션에서 잘 작동하는 2D 또는 3D 배열을 Verilog에서 합성됩니다된다? Verilog에있는 2 차원 배열 합성인가 (단어 크기는 비트 8)
    verilog 2011-08-22

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    Verilog의 전역 상수

    모든 모듈에서 볼 수있는 전역 상수를 만들고 싶습니다. 최상위 모듈에서 변수를 선언하는 여러 가지 방법을 시도했습니다. 그러나 다른 모듈은이를 인식하지 못합니다. `define MODELSIM 0 내가 자일링스에있어 때, 나는 0으로 ModelSim을 설정합니다 내가 ModelSim을에있어 때, 나는 1 로 설정합니다 : 내 상위 모듈에서 나는 다음이
    verilog 2011-05-15

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    Verilog 항상 (*) 기호를 사용하여 차단하십시오.

    Verilog 모듈에서 always 블록을 작성하는 방법에 관한 간단한 질문이 있습니다. 내의 Verilog 모듈 다음 입력이있는 경우 : input [31:0] PCplus4 ; // Value of PC + 4 input [31:0] A; // Value A, i.e. RSbus (Use Forwarded Value) input [31:0
    verilog 2011-05-15
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