verilog

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    와이어 값을 Verilog의 정수로 변환합니다.

    전선의 데이터를 정수로 변환하고 싶습니다. 예 : wire [2:0] w = 3'b101; 이 값을 '5'로 변환하여 정수로 저장하는 방법이 필요합니다. 어떻게하면이보다 더 나은 방법으로이 작업을 수행 할 수 있습니다 내가 정수의 값을 일단 또한 j=1; for(i=0; i<=2; i=i+1) begin a=a+(w[i]*j); j
    syntax binary integer verilog 2011-04-14

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    Verilog 시프트 연산자 기본 오류

    내 프로그램을 컴파일하려고하는데 산술 오른쪽 시프트 연산자 인 ">>>"을 사용할 때 오류가 발생합니다. 여기에 코드입니다 : 여기 if (from_id_hmic[117:115]==3'b011) begin reg_stat[rt[0]]>>>1'b1; end 오류입니다 : Error: E:/Modeltech_pe_edu_10.0/examples
    compiler-errors verilog system-verilog bit-shift 2011-04-18

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    generate 문 : verilog

    일부 임시 값을 저장하기 위해 generate 문 내에 레지스터를 선언해야합니다. 을 인스턴스화에 사용해야합니다. 제가 generate for(i=0; i< N; i=i+1) begin: i_loop Inst_file u(S1(i),P1(i),S(i),P(i)); /* S1 and P1 have N bits and S =
    for-loop verilog 2011-04-19

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    Verilog에서 시뮬레이션 오류

    내 설계 코드 블록 및 testbench 컴파일,하지만 내가 올바른 출력을 얻지 못한다면 시뮬레이션 할 때. 아무도 내 코드에서 내가 잘못 될 수 있다고 말할 수 있습니까? 여기 는 테스트 벤치 코드입니다 : module testbench; reg [511:0]FROM_LS; reg CLK; reg [63:0]TO_IF_ID; initial be
    simulation verilog wave 2011-04-19

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    우선 순위 큐 구현을 위해 Verilog를 사용하여 숫자 배열로 찾기

    저는 Verilog의 초심자입니다. 그러나 16 개 요소의 배열을 가지고 있으며 (각 요소는 16 비트 길이입니다) 최소 항목을 찾고 싶습니다. 배열을 반환하고, 최소값을 반환하고, 배열이 하나의 인접한 항목 블록이되도록 최소 이후의 배열에있는 모든 항목을 다시 배열합니다. 비교기를 사용해야한다는 것을 알고 있지만 많은 수의 그룹을 비교하고 최소값을 결정하
    arrays comparison verilog priority-queue system-verilog 2011-04-26

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    FPGA 구현을위한 파이프 라인 처리량을 최적화하는 가장 좋은 방법은 무엇입니까?

    예를 들어 주어진 파이프 라인을 최대한 활용하기 위해 리 타이밍 및/또는 c-slow를 어떻게 활용할 수 있습니까? 리 타이밍을 사용하면 일부 모듈은 입력에 시프트 레지스터를 추가하여 (순방향 레지스터 밸런싱)보다 나은 결과를 얻는 반면 다른 모듈은 출력에 시프트 레지스터를 사용하면 더 나은 결과를 얻을 수 있습니다 (역방향 레지스터 밸런싱). 지금은 나는
    vhdl verilog fpga hdl system-verilog 2011-04-28

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    일하기 전에 posedge clk를 ​​기다리고 있습니까? - 어떻게

    module DoorControl(clk, data, open,addressOftheMemory, outp); localparam Size_ofTheWord = 32; input open; input [16:0] addressOftheMemory; input [Size_ofTheWord-1:0] data; input clk ; output
    verilog hdl system-verilog 2011-05-02

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    matlab에있는 파일을 읽고 Verilog에서 액세스하십시오.

    matlab에서 텍스트 파일을 읽고 비트로 변환하려고합니다. 그런 다음 액세스하여 Verilog 내 모듈의 레지스터에 저장하고 싶습니다. 그런 다음이 비트를 모듈 내부에서 사용합니다. 내가 할 수 있을까? 그렇다면 어떻게? 고맙습니다.
    matlab text verilog readfile bits 2011-05-05

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    항상 @ * | 사용 의미와는

    당신이 항상 의 의미는 무엇인지 말할 수있는 단점 @ * 어떤 부작용이 문을 사용 후 있는가?
    verilog hdl system-verilog 2011-05-07

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    Verilog, 변수의 같지 않은 비트와의 비교

    Verilog가 좋지 않습니다. 변수를 비교할 수있는 방법이 있는지 궁금합니다. reg [7:0] var1; reg [3:0] var2; 여기서 var2가 마지막 4 비트와 동일하면 var1인지 확인하고 싶습니다. 그렇다면 어떻게 할 수 있습니까? 도움을 주셔서 감사합니다 ...과 같이
    binary comparison verilog 2011-05-08
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