Verilog/SystemVerilog에 합성 가능한 3D 래스터 라이저를 쓰려고합니다. 이제는 래스터 라이저가 실제로는 3D 래스터 라이저가 아닙니다. 꼭지점 위치 (vertA_pos_x, vertA_pos_y, vertB_pos_y, vertB_pos_y, vertC_pos_x, vertC_pos_y)에 대해 6 개의 32 비트 부동 소수점과 정점 채색
매개 변수 키워드를 사용하여 상태 즉 RESET = 5'b00000을 정의하고 있습니다. $ display를 사용하여 바이너리 표현 대신 상태 이름을 출력하거나 시뮬레이션 웨이브 뷰어에 상태 이름을 표시하려면 어떻게해야합니까? 그것은 문자열로 인쇄하려고 노력하지 않습니다 (당신이 기대하는 것처럼), 그래서 이것이 할 수 있는지 궁금하네요.
나는 다음과 같은 모듈이 있습니다 module add_8bit (output wire co,
output wire [7:0] r,
input wire ci,
input wire [7:0] x,
input wire [7:0] y);
나는 다음과 같은 코드를 통해 그것을 사용하는 것을 시도하고있다
이미 프로그래밍 된 FPGA 보드에서 코드를 가져올 방법이 있습니까?이 경우 Spartan 3E 보드입니다. 말하자면 Verilog 코드가 이미 업로드되었으므로 복사본을 잃어 버렸기 때문에 컴퓨터에서 코드를 다시받을 수있는 방법을 원합니다. Xilinx ISE로 코드를 업로드했지만 다른 방향으로 진행할 수 있는지 확실하지 않습니다. 정말 감사드립니다.
많은 테스트 벤치를 개발하고 while() 및 while() 루프를 테스트 목적으로 사용하는 습관이 생겼습니다. 괜찮아. 문제는 합성이 가능해야하는 회로를 코딩하기 위해이 습관을들이 킨 것입니다. XST 및 다른 사람과 같은 (합성 매개 변수에 대한 추가 수정없이) 코드를 합성하는 것을 거부 : while (num < test_number)
beg
아래의 코드를 다시 작성하여 추가 reg mul이 필요하지 않도록하려면 어떻게해야합니까? 난 그냥 결과 32 * 32 비트 곱셈의 32 개 비트를 타고 결과 input signed[31:0] Reg1;
input signed[31:0] Reg2;
output[31:0] Result;
reg signed[31:0] Result;
reg[63:0] mu
나는 coregen을 사용하여 분배기 코어를 개발했습니다. 다음은 제 디자인에서 해당 디바이더를 사용하려고 시도한 단계입니다 (확실한지 확실하지 않음). 1) 기본 디자인 폴더에 wrapper (core_name.v), .ngc 파일 및 .veo 파일 복사 2) 핵심 주 Verilog 모듈 내 핵심 Verilog 모듈에서 divide 함수가 필요할 때마다