verilog

    2열

    6답변

    일반 프로그래밍에서 HDL 시작하기

    저는 항상 내 자신의 마이크로 프로세서를 만들고 싶습니다. How can I make my own microcontroller?을 읽었습니다. Verilog 및 VHDL을 배우기 위해 여러 번 시도했습니다. 그러나 저의 삶을 위해 나는 언어 스타일을 고집 할 수 없습니다. 나는 C/C++/C# 배경에서 왔고 Ruby로 기능적 프로그래밍을하는 것으로 성공을
    hardware verilog vhdl fpga 2009-11-26

    2열

    1답변

    Verilog 또는 SystemVerilog 용 TAP (Test Anything Protocol) 모듈

    Verilog 용 TAP (Test Anything Protocol) 구현이 있습니까? 그것은 내 결과를 자동으로 확인하기 위해 사용할 수 있기 때문에 좋을 것입니다. 업데이트 : 10/9/09 : 왜 어설 션을 사용하지 않는지 묻습니다. 부분적으로 TAP은 파일 수 및 테스트 수와 같은 좋은보고를 제공합니다. 또한 시간 경과에 따른 진행 상황을보고하기 위
    verilog fpga tap system-verilog asic 2009-10-08

    0열

    1답변

    를 Verilog 디버깅

    는, 누군가가 module iloop(z,a); input [31:0] a; output z; reg [4:0] i; reg s, z; initial begin s = 0; for(i=0; i<32; i=i+1) s = s | a[i]; z = !s; end endmo
    verilog 2010-01-20

    -3열

    1답변

    3 입력을 추가하는 Verilog 코드 회로도

    다음 Verilog 코드의 회로도는 어떻게됩니까? module mystery2(s, c, x, y, z); input x, y, z; output s, c; assign {c, s} = x + y + z; endmodule 내가 {c, s} 그들이 연결됩니다 것을 의미합니다 알고, 어떤이는 설계도처럼 보이는 무엇입니까? 그리
    verilog 2010-01-20

    0열

    2답변

    중첩 된 모듈 집합에 와이어를 심어 넣기

    나는 약 4 레벨 깊이의 와이어를 가지고 있으며, 계층 구조를 전파해야하는 번거 로움을 정말로 원하지 않습니다. 어떤 종류의 참조를 사용하여 와이어를 지정하는 방법이 있습니까? 내가 입력하여 와이어를 액세스 할 수 있습니다 알고 cca.cpu0.cca3_cpu.nc1_cp_checkpoint 하지만 assign cca.cpu0.cca3_cpu.nc1_c
    variable-assignment verilog version-control hdl 2010-01-31

    1열

    3답변

    Verilog에서 모든 의존성을 찾는다.

    나는 빌드 플로우의 모든 시스템 - Verilog 의존성을 저렴하고 정확하게 예측하려고한다. 의존성을 과도하게 예측하고 SV 종속성이 아닌 몇 가지 Verilog 파일을 찾을 수는 있지만 모든 종속성을 놓치고 싶지는 않습니다. 실제로 모든 의존성을 확인하기 위해 Verilog를 구문 분석해야합니까? tick-include 전 처리기 매크로가 있지만 tick
    verilog version-control system-verilog 2009-09-08

    3열

    6답변

    Verilog : 항상 @ 또는 begin/end 문 내에 "assign"문을 넣을 수 있습니까?

    허용 되나요? input w; input [8:0]y; output reg [8:0]x; [email protected](w) begin //x[0] or A is never on in any next state assign x[0] = 0; assign x[1]= (y[0]&~w) | (y
    verilog 2009-10-29

    0열

    3답변

    Verilog에서 사용자 정의 모듈의 배열에 단일 입력

    그래서 두 개의 다른 선택기 신호를 기반으로 읽기/쓰기가 가능하도록 4 개의 RAM 모듈을 배열하고 있습니다. genvar i; generate for (i = 0; i < regnum; i=i+1) begin: regs rfram_generic rf (clk,rst,ce_a_int[i],addr_a_int[i],do_a_in
    verilog ram muxer 2009-10-30

    3열

    2답변

    Verilog 디자인에서 시계 결함 발생

    저는 Verilog를 사용하여 칩을 설계하고 있습니다. 3 비트 카운터가 있습니다. 카운터가 8 번째 루프에있을 때 에 시계 결함이 있고이 있어야하며 정상적으로 작동해야합니다. Verilog 디자인에서 시계 결함을 일으킬 수있는 방법은 무엇일까요?
    design verilog clock vlsi 2010-02-12

    3열

    3답변

    Verilog에서 두 개의 모듈을 연결하는 방법은 무엇입니까?

    나는 두 개의 모듈 DLatch 및 RSLatch를 작성했으며이 둘을 조인하기 위해 Verilog 코드를 작성하려고합니다.
    module verilog 2009-11-10
최근 질문