verilog

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출력을 BCD로해야하는 곳에 두 개의 BCD 숫자를 추가하는 Verilog 코드를 찾도록 도와 주시겠습니까?

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C++ 배경에서 Verilog를 배우기 시작했습니다. 이 코드는 두 개의 AND 게이트로가는 네 개의 입력을 설명합니다. 두 AND 게이트의 출력은 OR 게이트로 들어갑니다. OR 게이트의 출력이 최종 출력입니다. // a user-defined AND gate module my_and2 (in, out); input [1:0] in; output o

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Verilog Comparator 트리 유형

합성을 위해 트리 유형 비교기를 시뮬레이트하려고합니다. 그것은 두 개의 블록을 가지고 있으며 그것을 달성하기 위해 반복적 인 작업을 사용했습니다. 하지만 테스트 벤치에 오류가 있습니다. 사람이 module main_fn (A,B,G,L,E,g,l,e); input [31:0] A; input [31:0] B; output [61:

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Verilog에서 for 루프를 실행하려면 어떻게해야합니까?

Verilog에서 for 루프를 병렬로 실행합니까? 모듈을 여러 번 호출해야하지만 동시에 실행해야합니다. 하나씩 작성하는 대신, for 루프를 사용할 생각이었다. 똑같이 작동할까요?

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Verilog에서 4 비트 배열을 선언하는 방법

4 비트 숫자를 저장하려면 배열이 필요합니다. 이것은 입력 또는 출력이 아니며 계산에 필요한 중간 값입니다. 이것이 어떻게 선언 될 것입니까?

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Verilog 코드가 컴파일되지만 시뮬레이션이 실행되지 않는 이유는 무엇입니까?

내 코드는 두 개의 파일로 구성됩니다. 하나의 파일에는 모든 모듈이 있고 하나의 파일에는 테스트 벤치가 있습니다. 내가 테스트 벤치에서 시뮬레이션을 실행하려고 할 때, 나는 나의 모듈 중 하나에이 라인에 해결되지 않은 참조 오류가 발생합니다 : Add_half (p[3], g[3], in_a[3], in_b[3]); 이 줄 내 테스트 벤치 호출 모듈에서

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Verilog 모듈을 테스트 할 때 왜 DUT를 사용해야합니까?

저는 Verilog 모듈을위한 소프트웨어 테스트 벤치에 대해 배우기 시작했습니다. 테스트 벤치가 모듈을 호출 할 때 모듈 이름과 감도 목록 사이에 DUT를 넣었습니다. 이것이 의미하는 바는 무엇이며 필요한 이유는 무엇입니까?

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두 모듈의 작동 방식이 서로 다른 경우

이 두 모듈은 서로 바꿔 사용할 수 있습니다. 그들의 행동은 어떻게 다른가요? module Add_half (sum, c_out, a, b); input a, b; output reg c_out; output reg sum; [email protected](a, b) begin sum = a^b; c_out = a & b; end endmo

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초기 또는 항상 블록을 사용하지 않고 $ display를 사용하는 방법

$ 표시 문을 사용하여 initial 또는 always를 사용하지 않는 Verilog 모듈을 디버깅하려고합니다. 그러나 이들은 초기 또는 항상 블록 외부에서 불법으로 보입니다. 왜 그런가요? 내 대안은 무엇입니까?

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Verilog에서 두 자리 숫자를 분할하는 방법

2 자리 숫자를 나눠서 별도로 표시 할 수 있도록해야합니다. 문제는 모드 2의 거듭 제곱에서만 작동하는 모드입니다. 어떻게 수행 할 수 있습니까? 계산이 사소한 경우를 제외하고