verilog

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    DWT in Verilog (FPGA Implementation)

    누구든지 이미지의 DWT에 대한 Verilog 코드를 작성하고 FPGA로 다운로드하는 방법을 알려줄 수 있습니까? 사실 내 프로젝트는 사람이 논리를 프레임 수, 이산 웨이블릿 의료 이미지의 변환을 수행하기 위해 Verilog 코드를 작성하거나 코드가 있다면 당신은 내가 자일링스 버텍스 2 프로를 사용하고, 제발 보낼 수 있습니다 ..
    verilog 2010-11-26

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    DCM in Xilinx 10.1

    어떻게 DCM에서 다른 시계를 생성 할 수 있습니까? 자일링스 10.1에서 단일 디지털 시계 매니저 IP 코어를 사용하여 20mhz, 24mhz, 28mhz, 32mhz, 클럭을 동시에 사용한다고 가정 해 보겠습니다.
    verilog 2010-08-23

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    Verilog에서 $ readmem은 합성 가능합니까?

    나는 FPGA에 마이크로 컨트롤러를 구현하려고하는데, 그 프로그램을 위해 ROM을 줄 필요가있다. $ readmemb을 사용하면 올바르게 ROM에 합성됩니까? 그렇지 않다면 표준 방법은 무엇입니까?
    verilog synthesis 2010-12-01

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    언어 간 상수 공유

    다른 언어 (Verilog, C, C++ 및 C#)의 여러 프로젝트에서 액세스해야하는 상수 목록이 있습니다. 각 언어로 반복하지 말고 이것을 공유하는 좋은 방법이 있습니까? 제가 생각할 수있는 유일한 것은 텍스트 파일과 사전 처리 스크립트입니다. 이것이 최선의 해결책인가요? 더 쉽고/더 우아한 것이 있습니까?
    c# c++ c constants verilog 2010-08-23

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    Verilog linting tools?

    Verilog를위한 좋은 linting 도구는 무엇입니까? 내가 처리하거나 LUT, PLL의 등 특정 공급 업체 특정 프리미티브를 무시하도록 구성 할 수있는 하나를 선호 할 것입니다. 최근에 Verilator-3.810을 사용해 보았지만 기본적으로 약간의 도움이 필요합니다. 그래서 verilog의 엄격하지 않은 구문을 처리하기 위해 (linting) 도구를
    verilog lint typechecking hdl 2011-01-30

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    PC에서 PC로 이미지 읽기 및 뒤로

    PC에서 FPGA 키트 (ALTERA DE2-70)로 작은 이미지 (tif 형식)를 읽고 처리 한 다음 PC에 다시 써야합니다. 내가 Verilog에서 어떻게 할 수 있는지 모르겠다? C로 할 수 있습니까? 그렇다면 C/HDL 코드를 어떻게 결합하여 함께 사용할 수 있습니까? 감사합니다.
    image vhdl verilog fpga hdl 2010-12-18

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    Douglas Smith의 "HDL Chip Design"오류가 수정 되었습니까?

    더글러스 스미스의 "HDL 칩 디자인"사본은 2001 년 7 월 9 번째 발행본입니다. 이 책에서는 비동기 코드로 인한 동기식 통신용 블로킹 할당을 사용하는 데 체계적으로 오류가 발생합니다. 이 경우 비 차단 할당을 사용해야합니다. 나중에 인쇄 할 때 수정 되었습니까?
    verilog 2011-02-06

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    Verilog 2001 모듈 선언 문법을 찾으십시오.

    Google과 함께 여러 v2k 전체 문법을 찾을 수 있습니다. 그러나 포트를 선언하는 것과 같은 방식으로 모두 마음이 아플 수도 있습니다. 예 입력 : module foo ( input x, output [2:0] y); endmodule; 내가 그 구문을 분석하는 문법을 찾을 수 있지만,이 포트 _에서 '포트'로이 같은 것들을 받
    parsing syntax verilog 2011-02-06

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    Verilog에서 VHDL 로의 델타 - 시그마 DAC

    아래 코드는 자일링스 애플리케이션 노트에서 Verilog의 델타 - 시그마 DAC를 구현하고 이에 상응하는 VHDL 코드를 작성하려고합니다. 나는 Verilog에 대해 아무것도 모른다. 그리고 초보자 인 VHDL에서 많은 추측을하고 아마 초심자 오류 (아래 코드)를 만들어야했다. 누군가가 도와 주시면 번역이 정확한지 확신 할 수 없습니까? 원래의 Veril
    audio vhdl verilog dac 2010-12-31

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    Verilog Pro에서 기본 플립 플롭을 어떻게 코딩합니까?

    Verilog Pro에서 NAND 게이트를 사용하여 기본 플립 플롭을 코딩하려고 시도했지만 파형이 올바르지 않습니다. 그게 뭐가 잘못되었는지보십시오. //design module module rstt(s,r,q,qbar); input r,s; output q,qbar; nand n1(q,r,qbar); nand n2(qbar,s,q); endmo
    verilog 2010-08-10
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