verilog

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    Verilog에서 4 대 1 함수의 효율적인 합성

    Veriog에서 4 대 1 함수를 구현해야합니다. 입력은 0에서 15 사이의 숫자 인 4 비트입니다. 출력은 단일 비트, 0 또는 1입니다. 각 입력은 서로 다른 출력을 제공하며 입력에서 출력까지의 매핑은 알려져 있지만 입력 및 출력 자체는 알 수 없습니다. vcs가 코드를 성공적으로 최적화하고 가능한 한 짧게/깔끔하게 만들길 원합니다. 지금까지의 내 솔루
    logic verilog synthesis version-control 2008-09-03

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    FPGA 기반 RTL 평가

    현재 일부 RTL을 테스트 중이며 ncverilog를 사용하고 있으며 ... 매우 느립니다. 우리가 일종의 FPGA 보드를 사용한다면, 그 일이 더 빠를 것이라고 나는 들었다. 진짜야?
    hardware verilog fpga rtl 2009-03-31

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    DPI를 사용하여 'C로 태스크 내보내기'

    저는 DPI를 사용하여 'C 소스'에 인터페이스 된 Verilog 기반 테스트 벤치를 가지고 있습니다. 이제 DPI를 사용하여 전체 펌웨어를 작성할 계획입니다. 나는 레지스터 읽기 등록이 인터럽트 핸들러를 작성 3 가지 필요 이렇게하려면 내가 알고있는 것처럼, 레지스터는 읽기 및 쓰기 내가 RTL 테스트 벤치에서 내 보내야 작업입니다. 그리고 인터럽트 처리
    verilog hardware system-verilog verification system-verilog-dpi 2009-04-07

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    맞춤 모듈 배열을 사용할 수 있습니까?

    맞춤 모듈에 대한 인스턴스 배열을 가질 수 있습니까? 예 : 우리는 input [15:0] a; 일 수 있습니다. 이것은 버스를 만듭니다. 맞춤 모듈에 대해 동일한 작업을 수행 할 수 있습니까 (예 : DFF [15:0] d;). 여기서 DFF는 맞춤 모듈입니까? 여기서 DFF 모듈의 인스턴스를 16 개 만들려고합니다.
    verilog 2009-09-04

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    결과와 다중성을 계산하지 않거나

    여기에서 의사 코드를 사용하십시오. 이 스타일에 장단점이 있습니까? 추가 할 수있는 alu가 있고, 또는 및 xor가 있다고합시다. alu_add = a + b; alu_and = a & b; alu_or = a | b; alu_xor = a^b; ... if(opcode[0]) alu_out = alu_add; else if(opcode[
    optimization verilog vhdl 2009-09-08

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    Spartan-3E에서 난수 생성

    스파르탄 -3E FPGA에서 내 유전 알고리즘에 대한 의사 난수를 생성해야하고이를 Verilog로 구현하고 싶습니다.이 점에 대해 알려줄 수 있습니까?
    hardware random verilog fpga 2009-04-16

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    XST가 내 레지스터를 최적화하지 못하는 이유는 무엇입니까? 어떻게 중지합니까?

    나는 32 비트 카운터를 증가시키고 $ sformat을 사용하여 숫자를 ASCII 문자열로 변환 한 다음 FTDI FT245RL을 사용하여 문자열을 호스트 컴퓨터에 1 바이트 씩 푸시하는 간단한 Verilog 프로그램을 가지고있다. 불행히도 Xilinx XST는 문자열 레지스터 벡터를 최적화합니다. 나는 성공적이지 못한 다양한 초기화 및 액세스 루틴을 시도
    embedded verilog fpga xilinx 2009-04-18

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    여러 플랫폼, 컴파일 옵션에 대한 사전 컴파일 된 소프트웨어 링크를 지원하도록 라이브러리를 설정하는 가장 좋은 방법은 무엇입니까

    난 타사 실행 파일 에 링크해야하는 컴파일 된 개체가 포함 된 라이브러리를 유지 관리하고 있습니다. 때로는 실행 파일이 Solaris 용으로, 때로는 32 비트 Linux 응용 프로그램으로, 때로는 64 비트 Linux 응용 프로그램 용으로 컴파일되었습니다. 내가하고 싶은 것은 하나의 "경로"를 라이브러리에 전달한 다음 응용 프로그램이 자동으로 라이브러리의
    linux unix verilog 2008-10-03

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    $ readmemh $ writememh 관련 리소스

    갑자기 $ readmemh 및 $ writememh를 많이 사용하는 일부 테스트 벤치 코드를 살펴 보았습니다. 기본적으로 메모리로 읽고 메모리에 쓰는 것을 이해했습니다. 이러한 루틴과 관련된 일부 리소스를 가리킬 수 있다면 행복 할 것입니다. 추신 : 나는 google에서 성공을 찾지 못했습니다. (나는 매우 ... Verilog에 매우 익숙하다.)
    hardware verilog 2009-03-10

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    테스트 벤치 용 Verilog 또는 SystemC

    일부 Verilog 기반 RTL 코드를 확인하는 작업이 할당되었습니다. 이제 Verilog를 사용하여 RTL 테스트 벤치를 코딩하는 것은 (제게는) 매우 어려워 보입니다. 그래서 나는 다음 중 하나를 시도하고 싶다. 테스트에 사용 된 C 코드 : 일 - 'I 이미 광범위가 C 함수를 PS'를 인터페이싱 C를 - '사용 시스템 테스트 대한 C 함수'를 호출하
    verilog hardware systemc rtl 2009-03-17
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