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명명 된 블럭 연산의 디스 에이블이 가능한 Verilog 코드가 합성 가능합니까?

명명 된 블록 연산이 가능한 Verilog 코드가 합성 가능합니까? 하나의 예는 다음과 같습니다 : module named_block_disable(); reg [31:0] bit_detect; reg [5:0] bit_position; integer i; always @ (bit_detect) begin : BIT_DETECT

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매크로를 사용하여 systemverilog의 신호 이름을 연결하십시오.

signalverilog/verilog에서 두 개의 문자열을 연결하여 신호 이름을 만들려고합니다. 아래의 코드 조각에서는 lhs면이 잘 작동하는 것처럼 보이지만 rhs면은 그렇지 않습니다. 이 도구는 "bitemp이 아직 선언되지 않았습니다"라는 오류 메시지를 표시합니다. "clno"매개 변수에 하드 코드 된 값 "0"을 전달하면 lhs와 rhs 모두에서

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Verilog에서 8 비트 입력에서 1의 수를 세고 출력하고 있습니까?

내 마음에서 뭘 하려는지 8 비트의 입력을 받아 1을 계산합니다. 그런 다음 그 1을 나타냅니다. 적절한 방법은 8 일 비트 입력을 가지고 있다는 것입니다 01010111해야 출력 0101 module 8to4 (in,out,hold,clk,reset); input [7:0] in; //1 bit inputs reg [7:0] hold; //possib

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Verilog 순차 논리 테스트 벤치

추가 및 시프트를 사용하여 순차 멀티 플라이어 용 테스트 벤치를 작성하려고합니다. 그러나 입력 및 출력 파형이 20ns만큼 잘못 정렬되어 문제가 발생합니다. 내 입력은 t = 0ns에서 신호를 받지만 내 출력에는 t = 20ns가 될 때까지 신호가 없습니다. (t = 0에서 t = 20까지의 출력은 모두 XX 임). 시각적으로 20ns 지연을 무시하면 내

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의 Verilog 작업 기반의 결핵 문제

내가 특별히 TB 코딩을 위해 그것을 사용하고, 나는 다음과 같은 문제에 직면하고, Verilog에 아주 새로운 오전 - 나는 및 라운드 로빈 (RR) 중재자를 확인하는 작업입니다 은을 확인하려면 TB 모델 보조금으로 DUT 보조금. 나는 TB 모델을 구현하는 작업을 쓰고 다음 시계의 모든 posedge에서 작업을 호출 다음과 같이 - always @(po

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다른 채널의 카운팅이 분기 및 점프

저는 계산 모듈을 구현하려고합니다. 내 기본 설정 : 신호 생성기에 연결된 IO 포트에 연결된 2 개의 BNC 케이블과 판독을 위해 USB/UART를 통해 PC에 연결되는 FPGA (자일링스 Artix-35T가있는 Digilent의 Arty). 내 신호 발생기는 1 Hz에서 TTL 신호를 생성합니다. 이제 채널 1, 채널 2, 채널 1 및 2의 이벤트 수를

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Verilog에서 함수는 어떻게 사용됩니까?

제 FPGA/Verilog 과정에서 교수님이 방금 기능을 검토했습니다. 그는 함수 내에서 코드를 절차 적으로 작성한다고 말하고있었습니다. 그런 다음 함수를 호출하려면 항상 블록 (즉, 절차 적으로) 내에서 함수를 호출하거나 assign 문을 사용하여 함수를 호출 할 수 있습니다. 절차 코드로 함수를 작성하는 방법은 이해가되지 않지만 계속 호출 할 수는 있습

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Verilog : 검사기 인스턴스화를 제외한 순차적 인 영역에서 인스턴스화가 허용되지 않습니다.

4 비트 입력 모듈 3 모듈을 만들려고합니다. "검사기 인스턴스화"을 제외한 순차적 인 영역에서 인스턴스화가 허용되지 않습니다. 내가 뭘 잘못하고 있는지 모르겠다. module divisible_3( input [3:0] a, output div3); wire xnor30; wire xnor21; wire and32; wire xn

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verilog 2001 구문에서 전역 선언이 불법 임.

Verilog 파일을 가지고 싶습니다. 일부 파일을 실행 한 다음 다른 파일에서 include "maths.v"이고 작업을 호출하는 작업은 mathsfunction;입니다. 내가 제대로 이해한다면 그 시점에서 작업을 실행해야 다른 파일에 initial begin - end 블록 코드는 다음과 같습니다 : Maths.v task mathsfunction;

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Verilog에서 최대 N의 정수를 구현하십시오.

다음 시퀀스를 생성하는 하드웨어를 설계하려고합니다. F = 첫 번째 N 정수의 합, 즉 1 + 2 ... + N입니다. (예 : N = 3 인 경우 F = 1 + 2 + 3 = 6). 나는 입력 N이 변할 때마다 최신 N 클럭 사이클 후에 F를 생성하는 모듈을 구현 중이다. N은 4 비트 숫자가됩니다 (F는 7 비트 길이 여야 함). 새로운 F가 계산되는