verilog

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    래치 트림 경고를받지 않고 같은 번호의 레지스터를 양수에서 음수로 전환 할 수 있습니까?

    나는 Pong 게임을 위해 change_x와 change_y라는 두 개의 레지스터를 가지고 있는데, 양수와 음수 사이를 전환합니다. (코드에서 TWO라고 쓰지만 디버깅 중에는 1로 변경했습니다). 이 레지스터는 10 비트이므로 10'b0000_0000_01과 10'b1111_1111_11 사이를 전환합니다. 내가 경고 얻을 합성 할 때 : Xst:1710
    verilog fpga hdl 2017-11-16

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    Verilog의 GCD FSM의 값에 동화화

    GCD 알고리즘 (빼기 메서드)을위한 상태 시스템을 만들려고하고 있고, 내 수의 값 (전선)을 레지스터에 집어 넣어야합니다. 알고리즘을 사용하지만 각 값 변경이 레지스터에 동화되기를 원하지 않습니다.이 module GCD_R (u,v,out,nrst,act,clk); input [31:0] A,B; input clk,act,rst; output reg
    verilog fsm greatest-common-divisor 2017-11-19

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    시스템의 Verilog에서 문자열과 비트를 연결하는 방법은 무엇입니까?

    if(ci.busy) begin// writing **dataout** = {dataout,string'(**ci.dout**)}; $sformat(request,"%b",req.dout); $fwrite(data, request); end 여기서 ci.dout은 bit이고 dataout은 string입니다. 이것은 정적 캐
    verilog system-verilog uvm vlsi 2017-11-20

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    Verilog에서 순차적 데이터 전송을 실행하기위한 루프 언롤 피하기

    Verilog에서 코드 집합을 순차적으로 실행해야합니다. 문제는 for 루프/for 루프를 사용하여 반복을 시도하는 것입니다. for 루프에서 나는 루프 언 롤링이 일어나고 모든 것이 병렬로 일어난다는 것을 강력히 믿는다. 반복적 인 프로세스를 수행하는 데 동일한 개념을 적용 할 수 있도록 for 루프의 순차 실행을 구현하는 방법을 제안 해 주시겠습니까?
    loops verilog execution sequential 2017-11-23

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    Verilog의 복수 양방향 버스

    Verilog 테스트 벤치에서 CAN 버스를 시뮬레이션하려고합니다. CAN 네트워크의 각 노드에 대해 양방향 버스가 1 개 필요하다는 것을 알고 있습니다. 많은 버스가 동시에 버스에 값을 쓰려고하면 어떻게됩니까? 지배적 인 가치 0이 승리 할 것인가 아니면 약간의 오차가 생길 것인가? 내가 생각하고 코드는 다음과 같이 갈 것 : 노드 A는 1 개, 노드 B
    verilog can bidirectional 2017-11-24

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    팬이 나가고 두 개 이상의 값을 할당 할 수없는 넷

    4 비트 승수를 기반으로 8 비트 승수를 설계하려고합니다. 그래서 이것은 내 코드입니다 : Error (12014): Net "sum2[11]", which fans out to "q[15]", cannot be assigned more than one value Error (12015): Net is fed by "nbit_adder:s3|s[11]" E
    verilog quartus digital-design 2017-11-24

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    Verilog에서 16 비트 입력을 4, 6, 6 비트로 나누려면 어떻게해야합니까?

    나는 인터넷 검색 및 스택 오버플로를 많이 수행했습니다. 나는 내가 생각하기에 문제를 올바르게 말로 표현할 수 없다. 나는 Verilog를 배우려고 노력 중이며 마이크로 프로세서를 만드는 튜토리얼을 발견했다. 지금 제가하고있는 단계는 명령어 디코더입니다. 는 처음 4 비트 (예. MOV, ADDI, SUB, NOT, AND, OR, 등에 ADD) 지난 12
    verilog microprocessors 2017-11-24

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    viewing waveform- Active hdl

    저는 Verilog 및 Active-HDL에 새로운 경험이 있습니다. 나는 문제가있어 누군가가 이것에 대해 조언 할 수 있다면 감사 할 것이다. 파형 뷰어에서 두 번째 레이어 모듈의 파형을 볼 수 없습니다. 보다 정확하게는 서브 모듈의 신호가 Z 또는 X 중 하나를 표시합니다. tools/preferences/simulation/access 디자인 객체를
    verilog hdl active-hdl 2017-11-24

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    시스템 출력에 모듈 출력을 연결하는 방법

    한 모듈의 출력 (B)을 다른 모듈 (C)의 입력으로 만드는 모듈을 만드는 방법을 잘 모릅니다.
    verilog system-verilog 2017-11-27

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    의 SystemVerilog : 조건식 내부 $ urandom을 호출

    그래서 나는 이벤트가 트리거 될 때 일부 하드 와이어 확률 벡터의 일부 비트를 설정하고 싶었다, 그래서 나는이 한 : always @(some_event) begin err_byte[0] = ($urandom()&65535 < 85) ? 1'b1 : 1'b0; err_byte[1] = ($urandom()&65535 < 85) ? 1'b1
    verilog system-verilog 2017-11-28
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