verilog

    1열

    3답변

    를 사용하여 작업 @ * 블록

    내가 좋아하는, always @* 블록에 사용자 정의 작업을 사용하도록 구성되었습니다 input [31:0] a; input b; output reg [31:0] c; task mytask; begin if (b) begin c = a; end end endtask always @* begin // ..
    verilog 2017-12-06

    0열

    1답변

    결정 카운터, ModelSim을

    난 당신이 볼 수 있듯이, 내가 라운드 로빈 카운터를 만들기 위해 노력하고있어 module rr_arbiter ( clk, // positive edge trigger reset, // negative edge trigger req0, req1, req2, req3, grant0, grant1, grant2, grant3, priority, prio
    verilog counter modelsim 2017-12-06

    0열

    2답변

    Verilog를 사용하여이 코드를 연속적으로 실행하는 방법

    다음 코드가 컴파일되고 동시에 작동합니다.이 코드가 순차적으로 작동하도록 도와주세요. 즉 stage1 카운터가 자체적으로 재설정되고 stage2에 대해 0부터 시작해야합니다. 다음 코드는 Module1- stage1 및 module2-stage2를 포함합니다. 이것은 하나의 단계가 다른 단계를 완료 한 후에 발생하는 프로세스 흐름입니다. 예를 들어, 스테이
    verilog system-verilog 2017-12-07

    1열

    1답변

    나는를 Verilog를 사용하여 SIPO 시프트 레지스터를 구현하지만, 알 수없는 오류가

    홈페이지 파일을 module D_ff (q, D, Clk, Reset); input Clk, D, Reset; output q; always @ (posedge Clk); and(q, D, Reset); endmodule module SIPO(Clk, Reset, Data, Out1, Out2, Out3, Out4
    verilog 2017-12-08

    0열

    1답변

    Verilog를 반복 오류

    안녕하세요 Vivado 2017년 2월 1일에이 코드 조각을 실행하려고 나는이 [신디 8-3380] 루프 조건 2000 반복 while (side == 1) begin ball_x<=ball_x - 11'd10; end while (side == 0) begin ball_x<=ball_x + 11'd10;
    verilog vivado 2017-12-08

    1열

    1답변

    업데이트 여러 변수

    나는 어쩌면 내가 잘못된 용어를 사용하고있는 경우 잠시 그렇게 코드의 목적은 입력이있는 경우 업데이트 할 AOUT1 및 Aout0입니다 ... 을 용서 주위를 찾고 있었어요 출력은 7 세그먼트 디스플레이에 해당하지만 다음과 같은 오류가 발생합니다. "오류 (10170) : FourBitAdder.v (55) 근처의 텍스트에서 Verilog HDL 구문 오류
    case condition verilog case-statement 2017-12-10

    0열

    1답변

    연결 너비가 포트 너비와 일치하지 않습니다.

    문제가 있습니다. 내 코드가 작동하지 않는 이유는 무엇입니까. 도와주세요, 제발. nbits를 건너 뛰고 오류가 발생했습니다. 이 내 오류입니다 : 경고 : C : /Users/Gerson/Desktop/cska1/cska1.v (102) : 연결 폭 '는'포트의 폭과 일치하지 않습니다. 그리고이 오류는 내 모든 mux a, b, sel out에서 발생했습
    verilog add helpers mux 2017-12-10

    0열

    1답변

    Verilog의 곱셈 문제

    두 개의 7 비트 숫자를 가져 와서 Verilog를 통해 곱하려고합니다. 그러나 어떤 이유로 든 문제가되는 것 같습니다. 곱셈은 ​​결과가 0-9 소수 사이 일 때 곱셈 (1의 출력 생성)이 작동하는 것처럼 보이지만 9보다 큰 모든 결과는 겉으로보기에는 출력 1을 생성하지 않는 것처럼 보입니다. "Operand1"및 "Operand2 "기술적으로 4 비트
    verilog multiplication 2017-12-11

    -2열

    1답변

    Verilog 게이트 레벨 시뮬레이션에서 예상치 못한 'X'값 재설정

    기능 확인을 위해 합성 후 Verilog Netlist에 대한 게이트 레벨 시뮬레이션을 실행 중입니다. 그러나 시뮬레이션 시작시 재설정 값이 '0'일 때 재설정 값은 'X'입니다. 그림에서 우리는 입력 dsc_reset_b_r이 0임을 알 수 있지만, 인버터에 연결된 후에는 값이 'X'로 변경되어 예상치 못한 결과가 나타납니다. 그리고 동일한 디자인과 테스
    verilog reset 2017-12-11

    0열

    1답변

    Verilog 16x16 레지스터 파일 디자인

    Verilog 코딩을 처음 사용하고 16x16 레지스터 파일을 디자인하려고합니다. 나는 지금까지 16 D 플립 플롭으로 구성된 16 비트 레지스터를 설계했다. 16 개의 16 비트 레지스터로 구성된 레지스터 파일 본문을 디자인하려고합니다. 입력은 d [15 : 0], e [15 : 0], 클록 및 리셋입니다. 출력은 q [15 : 0] [15 : 0]입니다
    verilog cpu 2017-12-14
최근 질문