저는 시뮬레이션을 실행하고 Verilog 코드를 분석하기 위해 Quartus를 사용하고 있습니다. 인터넷 및 스택 오버플로를 검색했지만 내 질문에 대한 답변이없는 것 같습니다. Verilog 코드로 RTL 뷰어를 실행하고 싶습니다.하지만 Verilog 코드를 열면 컴파일 및 기타 옵션이 비활성화됩니다. QPF 파일을 열면 작동하는 것으로 보입니다. RTL
이 Verilog 코드를 modelSim에 작성했습니다. module my_fsm (clock , reset , in , out);
input clock , reset , in;
output out;
wire clock , reset , in;
reg out;
reg [1:0] state; // state of the machine in cas
컨텍스트 : 저는 컴퓨터 공학 전공으로 컴퓨터 엔지니어가 남긴 틈새를 메꾸고 있습니다. 나는 학교에 있는데, 이것은 내 수석 프로젝트의 일부입니다. 내 그룹에서 만든 전자 보드 게임에 사용할 FPGA를 프로그래밍하려고합니다. FPGA는 모든 로직을 제어하는 Raspberry Pi에 대한 IO 익스텐더입니다. 아래의 Verilog 코드는 Altera Ma
다음 코드는 컴파일되지 않지만 컴파일 할 수있는 비슷한 점이 있습니까? logic [7:0] complete_set, partial_set;
logic [2:0] msb_bit, lsb_bit;
always_comb complete_set = <driven by a logic equation>;
always_comb msb_bit = <driven
다음 코드를 고려 posedge에 레지스터 값을 : Module Test (B, A, CLK)
Input A, CLK;
Output B;
Reg RA;
Always @(Posedge CLK)
Begin
RA=A;
B=RA;
End
EndModule
그 일이 제대로 모든 양의 가장자리에 출력에 다음 레지스터에 입력을 이동하는 것
두 개의 반가 사 모듈을 사용하여 기본 전체 덧셈기를 설계하고이를 테스트 벤치로 테스트하려고했습니다. 컴파일 오류는 없지만 출력 (Waveform)에서 Sum 및 Carry에 대해 Z와 X를 얻습니다. 나는이 오류를 바로 잡기 위해 무엇을 볼지 모르겠다. 이것을 바로 잡기 위해 다음 단계 (또는 몇 가지 포인터)를 점검해야하는 조언이 도움이 될 것입니다.
의 특정 주파수에서 구형파를 출력하므로 어떤 스위치가 FPGA에서 뒤집혀 있는지에 따라 다양한 주파수에서 구형파를 생성하여 오디오 컨트롤러를 통해 사운드를 생성하려고합니다. 48kHz의 칩 클럭을 가진 오디오 컨트롤러를 사용하고 있으므로 클럭 분배기를 사용하고 있습니다 (각 노트마다 하나씩, 지금은 필요하지 않지만 나중에 왜 그렇게하는지 궁금하면 나중에 나