다음 코드가 있습니다. 여기 나는 그들의 인덱스에 따라 배열의 값을 버블 링하려고합니다. for 루프의 첫 번째 집합에서 나눗셈을 수행 한 후 배열의 버블 정렬 값의 원래 값을 얻기 위해 for 루프의 두 번째 집합을 사용하고 있습니다. library ieee;
use ieee.std_logic_1164.all;
package array_type is
고속 ADC에서 데이터 및 클럭을 수신하는 버텍스 6에서 소스 싱크로너스 수신기를 구현해야합니다. SERDES 모듈 들어, 기본적으로 들어오는 클럭, BUFIO 및 BUFR (권장)에 의해 버퍼 두 클럭이 필요합니다. 나는 나의 그림이 그 상황을 분명하게 바라기를 바란다. Clock distribution 내 문제는 내가 어떤 IOBs을 가지고 그들이 다른
내가 CentOS는 7에서 개별 메시지 처리 시간을 측정하는 성능 프레임 워크 도구를 만드는거야 나는 isolcpus 커널 옵션을 사용하여이 작업에 대해 하나 개의 CPU를 예약하고 나는 그것이 taskset를 사용하여 실행합니다. 이제는 문제가 발생합니다. 여러 메시지 중에서 최대 처리 시간을 측정하려고했습니다. 처리 시간은 < = 1000ns이지만 많은
나는 500ms마다 실행되는 트리거를 만들고 싶습니다. 시간이 지남에 따라 표류하지 않아야합니다. 이 코드는 시계가 시간이 지남에 표류 def __init__(self):
...
self.t_on = time.clock()
...
def display_gl(self):
...
if (time.clock() -
나는 "절전"기능이라고하지만, 정말이 같은 계산되지 것 같다 : #include<iostream>
#include<unistd.h>
#include<time.h>
using namespace std;
int main(){
clock_t t1=clock();
sleep(2);
clock_t t2=clock();
co
가능한 한 빨리 SAMD21 클럭을 구성하려고합니다. 그래서 내부 클럭 생성기 0 (내 메인 클럭)에 피드를 제공하는 디지털 위상 고정 루프를 공급하는 일반 클록을 생성하기 위해 일반 클럭 생성기 1 (8의 프리스케일러와 함께)을 공급하기 위해 내부 8 MHz 오실레이터를 사용하고 있습니다. CPU를 시계해야하지만, 마이크로가 매우 천천히 작동하고 있는데,
저는 ISE에서 간단한 Ripple Carry Adder를 설계했으며 FPGA 용으로 합성 한 후 "최대 조합 경로 지연"은 약 15ns라고합니다. 그런 다음 RCA 인스턴스가 포함 된 Robertson 곱셈기 (순차 회로)를 설계했습니다. 보고서에 따르면 "최대 조합 경로 지연"은 약 7.5ns이고 최대 주파수는 약 130MHz입니다. 내 질문은 :이 숫
디지털 논리에서 대학 과정을 마쳤지 만 VHDL 디자인이 처음인데 다른 사람이 서로의 상태에 따라 2 클록 신호를 생성 할 수 있도록 도와 주면 좋겠습니다. 5MHz 클럭 (dclk_5)을 생성하는 데 사용되는 DE2-115 FPGA 보드에서 50MHz 클럭을 사용하고 있습니다. 그러나 시뮬레이션은 두 신호를 보여 주지만 실행 시간은 최대 200ns이며 더