fpga

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    guilliani 프레임 워크 do 함수를 드래그하지 마십시오

    나는 altera 보드 DE2-115 사이클론 4에서 일하고 있습니다. "Guilliani"라는 프레임 워크를 사용하여 NIOS 전용으로 문제를 해결할 수 있습니다. 심지어 구글은 나를 도울 수 없다. 희망을 갖고 당신 중 일부는 이미 들어 본 적이있다.
    c++ user-interface fpga nios 2014-10-23

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    VHDL 코드의 TimeQuest에서 '보고 할 경로 없음'

    Altera Quartus 13.1에서 일부 코드를 쓰고 있으며 TimeQuest에서 내 엔터티에 대한 Fmax를 확인할 수 없습니다. 나는 '보고 할 경로 없음'을 얻습니다. 코드는 다음과 같습니다. library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; use IEEE.std_lo
    vhdl fpga 2014-10-30

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    FPGA가있는 USRP를 사용하여 RX에서 TX로 신호 전달

    이것은 LabVIEW (소프트웨어) FPGA (하드웨어) 문제이므로 여기에 게시해야하는지 전자 기기 스택 교환에 게시해야하는지는 알지 못합니다. 나는 USRP-2953R을 가지고 있으며 아주 간단한 프로젝트를 만들고 싶습니다. RF0/RX1에서 신호를 읽고 FPGA를 사용하여 RF1/TX1로 출력하고 싶습니다 (호스트에 아무것도 전달하지 않음). 신호는 대
    fpga labview usrp software-defined-radio 2014-11-05

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    std_logic_vector 이동 및 추가 (36 개이지만 18 개 요소가 있어야 함)

    이것을 시도하면 quartus의 이상한 오류가 발생합니다. 여기 내가 코드를 꽤 많이 남겨 두었다 코드 (모든 부호 & 다른 이상한 기능을 컴파일는 Quartus를 설득하려고 시도한이었다.) library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; ... variable data :
    vhdl fpga altera quartus 2014-11-07

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    재설정 문은 NOT (clock-edge) 조건에서 값을 보관하지 않기 때문에 합성 할 수 없습니다.

    이 문제에 대해 조사했지만 그리스어로 보였으므로 마지막 시도로 왔습니다. 다음 VHDL 코드가 있습니다. 내가 FPGA에서 구현되고 싶다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.std_logic_arith.all; use work.conversions.all; entity counter is
    vhdl fpga 2014-11-08

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    지연 내 Verilog 코드

    에 난 오류가 발생했습니다 여기에 문제가있다, 나는 "#"기호와 함께 지연을 사용하고 싶지만 내가 그것을 제거하면 코드 때문에 오류가 발생합니다 다음 프로그램 공장. 다음은 코드입니다. 제발 도와 주실 수 있습니까? module b5( input wire switch, output wire led ); #100 assign led = switch;
    delay verilog fpga 2014-11-12

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    VHDL - 하나 증가 (부호 없음)

    수신 비트를 1 씩 증가시키는 코드를 작성하려고합니다. 2 세그먼트 코드 스타일을 사용하고 싶지만, 여기서 문제는 비트가 출력에 도달하지 않는다는 것입니다. 어떤 생각? 감사! library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.numeric_std.ALL; entity increment1 is p
    encoding vhdl counter increment fpga 2014-11-12

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    , FSM

    좀 Verilog 코드를 쓰는 사람은 알테라의 싸이 클론 II FPGA 보드에 프로그램 될, 나는 키 스위치의 언론에서 활성화해야 always 블록이 있습니다 reg START; ... ... always @ (negedge key[3]) begin if (START != 1) START = 1; end 필자는 유한 상태 컴퓨터 용
    verilog fpga fsm quartus 2014-11-13

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    3 개의 입력을 그들의 순서에 관계없이 저렴한 해쉬

    나는 3 개의 입력을 취하는 모듈을 가지고 있는데, 각 모듈은 3 비트의 너비를 갖는다. output = f(inputA, inputB, inputC) 출력은 3 개의 입력 값에 따라 다르지만 순서에 따라 다릅니다. 즉 f(inputA, inputB, inputC) = f(inputB, inputC, inputA) 용액은 FPGA와 ASIC들 모두에 대
    hash vhdl fpga boolean-logic boolean-operations 2014-11-14

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    FPGA (NEXYS2)를 사용하여 스네이크 게임

    VHDL에서 NEXYS2 보드를 사용하여 스네이크 게임을 만들고 LED 매트릭스에 표시하려면 http://www.youtube.com/watch?v=niQmNYPiPw0과 유사하지만 여전히 어디서부터 시작해야할지 모르겠다. 어떻게 이것을 VHDL로 구현할 것인가?
    vhdl fpga 2014-11-14
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