fpga

    0열

    1답변

    FPGA PL 및 PS 프레임 버퍼 인터페이스가있는 오실로스코프 유형 디자인?

    자일링스 Zynq 칩의 프로그래머블 로직에서 동작하는 내 Verilog 모듈 중 하나에서 특정 신호 (디지털 펄스)를 생성 중이다. 신호는 약 200MHz의 클록으로 매우 빠릅니다. 나중에 응용 프로그램을 제어하기 위해 실행되는 간단한 리눅스 및 프레임 버퍼 Qt 인터페이스가 있습니다. 내 Qt 애플리케이션에서 오실로스코프와 같은 인터페이스를 만들기 위해
    qt embedded fpga xilinx zynq 2016-06-06

    -2열

    1답변

    구문 오류를 피하기 위해 Verilog 코드를 수정하는 방법은 무엇입니까?

    함수는 다음과 같습니다. h posedge가 오면 count clk를 ​​시작하고 105로 카운트하면 r을 0으로 설정하고 517로 카운트하면 r을 1로 설정합니다. 600 이상이면 아무 것도하지 말라. h는주기적인 singal입니다. module make_counter(h, clk, P); input wire h; input wire
    verilog fpga 2016-06-06

    0열

    1답변

    Verilog 파이프 라인

    HD44780 LCD를 사용하여 쉬운 게임을 만들려고합니다. 제 생각은 이전 명령이 실행될 때까지 BUSY 신호를 사용하여 모든 명령을 보류하는 것입니다. 다른 블록이 BUSY 신호에 의해 유지되는 동안 커맨드의 시퀀스에 카운터와 케이스를 사용하고 싶습니다. 이 같은 뭔가 : case (counter) 0: CMD_REG = CLEAR_LCD;
    verilog fpga 2015-01-27

    0열

    2답변

    when using else ... 포트 맵에있는 statment

    포트 맵에서 ... else statment를 사용할 때 어떤 것도 찾을 수 없습니다. 그것은 올바른 양식이 될 것 같지만 컴파일 할 때 다음과 같은 오류가 표시됩니다. 오류 (10500) : "when"에 가까운 Device.vhd (68)에서 VHDL 구문 오류가 발생했습니다. expecting ")"또는 "," 아마 어리석은 실수 일 테니까요. 나는
    vhdl fpga 2015-01-29

    0열

    2답변

    std_logic_vector에서 규칙 패턴 생성

    std_logic_vector의 특정 위치에서 비트를 설정하는 자원 효율적인 방법을 찾고 있습니다. signal a := std_logic_vector(LEN-1 downto 0) := (others => '0'), 과 같이 std_logic_vector가 있다고 가정 해 봅시다. 여기서 LEN은 일반 사항입니다. 정기적 인 인터벌, 예를 들어 다섯 번째,
    vhdl fpga synthesis 2016-06-13

    1열

    2답변

    Verilog 자동 판매기 FSM

    저는 5,10,25 센트를 입력으로 받아서 소다 또는 다이어트를 출력하고 적절한 변경 사항을 출력하는 자동 판매기의 경우 Verilog로 유한 상태 시스템을 구축하려고합니다.). 현재 오류 : HDLCompiler : 806 - "D :/Xilinx Stuff/FSM/FSM.v"오류 메시지가 나타납니다. 줄 128 : "endmodule"근처에 구문 오류가
    verilog fpga hdl 2015-02-04

    0열

    1답변

    Verilog는 for 중첩 된 for 루프를 어떻게 언로드합니까?

    일련의 중첩 된 for 루프와 함께 누적 합계를 계산하려고하는데 행운이 없습니다. 내 문제를 해결하는 방법을 실제로 시각화하기 전에 Verilog가 for 루프를 어떻게 전개하는지 더 잘 이해해야한다고 생각합니다. 기본적으로 3D 배열 (src, dst, tap) 인 일련의 탭 출력 (tap_output_i 및 tap_output_q)이 있습니다. 나는 매
    for-loop verilog fpga 2015-02-05

    1열

    1답변

    Verilog 이벤트 제어 문

    현재이 코드는 (아래) FPGA에서 단추에 대한 debouncer에 대한 "여러 개의 이벤트 제어 문을 하나의 항상/초기 프로세스 블록이이 지원되지 않습니다. 케이스." 때마다 내가 desgin 합성하려고합니다. 문제를 일으키는 라인은 @(posedge clk)이지만이 논리를 정확히 대체하는 방법이 궁금합니다. 필자가 필수적으로 요구하는 것은 첫 번째 항상
    verilog fpga hdl 2015-02-05

    0열

    1답변

    오류 (10028) : I2C_com.vhd (185)

    에서 net "sda"에 대한 여러 상수 드라이버를 해결할 수 없습니다. 자체 I2C 통신을 만들기 위해 노력 중이며 곱셈 드라이버에 문제가 있습니다. 그 (것)들을 이해하지 말라 나는 다만 그들을 보지 않는다 (나는 아직도 VHDL에 신선하다), 그래서 다만 나의 부호를보고 mi에게 왜 그런 과오가 있는지 말하십시오. 나는 버스에서 여러 개의 신호 드라이
    vhdl fpga quartus 2015-02-06

    2열

    1답변

    JTAG 체인에서 버텍스 5의 상태 레지스터를 읽으려면 어떻게해야합니까?

    XUPV5-LX110T에서 작업 중이며 JTAG에서 상태 레지스터를 읽으려고합니다. 잘못된 데이터가 표시되지만 그 이유를 알 수 없습니다. 나는 모두 제로를 얻고있는 것 같다. 나는 그것이 JTAG 체인의 순서와 관련이 있다고 의심하지만, 나는 내가 보낸 명령의 순서를 어떻게 조정해야하는지 잘 모르겠다. TMS 피트가 체인의 모든 장치 상태를 변경한다는 것
    fpga jtag virtex 2015-02-07
최근 질문