나는 2 개의 오류가 있습니다. 오류는 최종 프로세스 및 최종 아키텍처에 있습니다. 다른 끝을 추가하려고했지만 도움이되지 않습니다. Line 40: ERROR, syntax error near 'process'.
Line 46: ERROR, syntax error near 'ARCHITECTURE'.
여기 분석에서 설계 사양을 방지하는 몇 가지 오류가
나는 ISE (Webpack)에서 coe 파일의 데이터로 채우는 ROM 블록으로 구성된 간단한 프로젝트를 가지고있다. 이 파일을 외부 응용 프로그램 (메모장, 말)으로 편집하면 어떻게 변경 내용을 디자인 구현에 적용 할 수 있습니까? 심지어 xco를 두 번 클릭하고 "Generate"버튼을 클릭해도 작동하지 않는 것 같습니다. 지금까지 할 수 있었던 유일한
이것이이 질문을 게시하기에 적합한 지 확신 할 수 없지만 코드를 다루기 때문에 좋은 시작이라고 생각했습니다. 그렇지 않다면 나를 가리 키십시오. 올바른 포럼, 감사합니다. C/C++/FPGA 임베디드 시스템에서 G 코드 인터프리터를 만들려고합니다. G 코드를 모터 동작 신호로 변환하는 방법을 잘 모르겠습니다. 이것은 독점 시스템을위한 프로젝트이므로 가변 기
나는 Altera DE2-115 FPGA를 가지고 있으며 Verilog를 스스로 배우려고합니다. 나는 연기 감지기를 만들기로 결심했다. 그리고 연기가 나면 언제나 부저음이 울린다. (연기 감지기는 디지털 신호을 출력한다.) module fire(flag,clock,reset,fire,fire_state,firealarm);
input clock,
SDK (소프트웨어 개발 키트)와 함께 Vivado 2014.3과 함께 XILINX ZC702 FPGA를 사용하고 있습니다. FIFO 데이터 스트림을 생성하고 싶습니다.이 스트림은 20 미만, 즉 플로우 미만, 500 이하입니다. 즉 오버 플로우입니다. 나는이 목적을 위해 AXI4 Stream FIFO IP를 사용했다. 코드를 작동시키기 위해 아래에 붙여
FPGA 디자인을위한 Verilog 모듈을 작성 중입니다. 나는 인터넷에서 모듈을 가장 잘 모방하는 방법을 찾아 보았다. 두 가지 방법이 자주 발생하는 것을 볼 수 있습니다. 여기에는 두 가지 방법론에 대한 예가 포함되어 있습니다. 모듈을 매개 변수화하는 가장 좋은 방법은? 차이점은 무엇입니까? 벤더 종속적입니까 (Altera vs Xilinx)? 제있어서
프로젝트가 있습니다. 내 프로젝트에서 나는 차 옆의 어떤 것과 차 자체 사이의 거리를 유지하는 차를 만들고있다. 그러나 코딩은 저에게 두통입니다. 나는 3 개의 다른 프로젝트를 만들었고, 그들 모두는 나에게 잘 보였다. 그러나 그들 중 누구도 실제로 일하지 않았습니다. 그런 다음,이 코드를 작성했습니다 (가장 기본적인 구성 요소는 구성 요소가 없습니다).
나는 -- synthesis translate_off
... some sort of memory implementation/coding
-- synthesis translate_on
코드의이 부분을 삭제하면 코드 내 FPGA implementation에서 최종 출력에 영향을 미칠 것 있으면 알려 주시기 바랍니다 다음과 같은 구조의 코드가 있습니다.
나는 inout 매개 변수가 무엇이며 어떻게 사용하는지 알고 있습니다. 우리는 SRAM의 인스턴스를 생성하고 그런 다음 코드로에 쓸 수 LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY sram IS
port(
clk : IN std_logic;
wr : IN std_logic;
필자는 다차원 출력 (내 DE1-SoC의 7 세그먼트 LED 패널)이있는 Verilog 모듈을 가지고 있습니다. 출력을 등록하도록하고 싶습니다. 이를 테스트하기 위해, LED 숫자 중 하나에 더미 코드를 제공합니다. 그것의 RTL 시뮬레이션은 OK를 통과합니다, 심지어 Quartus에 의해 컴파일되었지만 실제로는 작동하지 않습니다. module Top
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