자일링스의 제퍼 IP 코어를 올바르게 사용하는 방법과 내가 잘못하고있는 것을 잘 모른다. 여기 는 코드 문제로 감소 내가 ISE에 추가 할 모든 내가 제수 코어 오순절을 추가하는 것입니다 CE - 지수가 17 제수가 서명 11 나머지 폭 폭 활성화 2 devision 과 UCF 파일 엉 NET "CLK_50MHZ"정의에 따라 시계 여기 http://ww
MATLAB에서 mex 명령으로 컴파일 할 음성 처리 루틴 (C로 작성)을 사용하고 있습니다. FPGA를 사용하여 가속화하는 데 관심이있는 C 함수가 있습니다. 하드웨어는 입력 포트를 통해 지정된 입력 매개 변수를 가져오고 나머지 입력은 하드 코딩 된 상수로 가져오고 C 함수 내에서 특정 위치 변수 인 foo을 출력 포트로 전달합니다. foo의 계산 그래프
나는 블록 램 추론을 테스트하기 위해 작은 장치를 합성했다. 나는 XST에서 메시지를 받았습니다 : 작은 RAM이 최대화 성능을 위해 LUT를 구현하고 RAM 자원을 차단 절약 할 수 있습니다. 을 블록에 강제로 구현하려면 옵션/제약 ram_style을 사용하십시오. 그러나, 나는 VHDL 직접 속성 (내 경우에는 11.1) 또는 제약 파일 ISE에서이 옵
우리는 FPGA와 Normal Quad x86 컴퓨터에서 얼마나 빠른 알고리즘이 실행되고 있는지 확인하고 있습니다. 이제 x86에서 우리는 많은 시간 동안 알고리즘을 실행하고 OS 오버 헤드를 제거하기 위해 평균값을 취합니다. 또한 오류에서 곡선을 "제거"합니다. 그게 문제가 아닙니다. 는 FPGA 알고리즘의 측정 사이클에 있고 FSMD 어쨌든주기를 계산하
칩이 실행되는 동안 FPGA를 업데이트 할 수 있다는 인상을 받고있는 것처럼 보입니다. 그게 맞는지 아닌지를 알아야합니다. 내가 읽은 바로는 프로세서에서 실행되는 프로그램을 변경할 수있는 것과 같은 방식으로 FPGA 넷리스트를 변경할 수 있다고합니다. 예, 저는 FPGA가 프로세서가 아니라는 것을 알고 있습니다. 내 가정이 맞고, 그렇지 않다면 어떻게됩니까
PC에서 FPGA 키트 (ALTERA DE2-70)로 작은 이미지 (tif 형식)를 읽고 처리 한 다음 PC에 다시 써야합니다. 내가 Verilog에서 어떻게 할 수 있는지 모르겠다? C로 할 수 있습니까? 그렇다면 C/HDL 코드를 어떻게 결합하여 함께 사용할 수 있습니까? 감사합니다.