취미 프로젝트를 시작하는데 관심이 있습니다. HW와 SW를 인터페이싱하여 이미지 처리를하고 싶습니다. 나는 이것에 확실히 초심자이다. 기존 이미지 처리 명령을 사용하여 Matlab에서 기본 이미지 처리를 수행하는 방법을 알고 있습니다. 개인적으로 HW 작업을 즐기고이를 수행 할 수 있도록 HW/SW 조합을 원했습니다. 필자는 FPGA를 사용하는 사람들과 기
나는 AGC/SPI 컨트롤러의 이상한 행동에 대해 질문하고 있습니다. 자일링스 스파르탄 3e FPGA를 대상으로 한 Verilog에서 수행되었다. 컨트롤러는 외부 입력을 사용하여 시작하는 FSM입니다. FSM의 상태는 명시 적으로 초기화되지 않은 state_reg에 저장됩니다. 초기화되지 않은 레지스터는 기본적으로 0으로 간주됩니다. 컨트롤러를 구현할 때
매우 기본적인 질문 : 방법 어떻게 알 포트/신호/값은 화살표의 어느 측에 배치 하는가? 매우 평등 해 보이는 port_a => x에서 x <= port_a으로 전환하는 것으로 나타났습니다. 오류가 발생했습니다. 또한 x => port_a은 작동하지 않습니다. 나는 화살표가 어떤 방향으로 향해야하는지조차 알지 못합니다. 답변을드립니다.
entity Adder4Bit is
Port (A : in STD_LOGIC_VECTOR (3 downto 0);
B : in STD_LOGIC_VECTOR (3 downto 0);
S : out STD_LOGIC_VECTOR (3 downto 0);
COUT : out STD_LOGIC);
end Adder4Bit;
이 내가 어떤의 UART의 각 인스턴스에 대해 래티스 다이아몬드에서 이러한 경고를 가지고 왜 볼 수 없습니다 (현재 11) WARNING - ngdbuild: logical net 'UartGenerator_0_Uart_i/Uart/rxCounter_cry_14' has no load
WARNING - ngdbuild: logical net 'UartGe
WebPack을 다시 설치하여 내 컴퓨터에서 실행하고 간단한 디자인을 합성하고 FPGA에 업로드 한 후 필자는 나의 이해와 관련하여 상당한 문제를 겪었습니다. 사용자 제약 파일이 같은 줄이 : NET "W1A<0>" LOC = "P18" ;
가 정확히 어떻게 합성 소프트웨어가이 핀이 VHDL 코드에 의해 할당되는 방식을 결정 하는가는? entity We
안녕하세요, 저는 이미 기존의 FPGA 디자인에 NIOSll 프로세서를 통합하여 단일 FPGA 솔루션을 갖기 위해 노력하고 있습니다. VHDL로 설계된 신호 모니터링 유닛이 있고 결과를 표시하기 위해 생성 된 설계를 NIOSll 프로세서에 연결해야합니다. 내가 개별적으로 일을 할 수있는 방법을 찾았지만, 단일 FPGA에서 두 요소를 원한다. 가능합니까? 그
Verilog에서 해시 테이블 구현 (삽입 + 조회)의 몇 가지 예를 찾고 있습니다 (VHDL도 작동 함). 초기화 시간에 모든 값을 알고 있기 때문에 나의 경우는 그리 복잡하지 않다. 따라서 나는 얼마나 많은 메모리가 필요한지, 그 경계를 알 수있다. 해쉬 함수 부분은 어렵지 않다. 해시 키를 메모리 주소에 매핑하고 충돌을 관리하는 등. 처음부터 처음부터
80 비트 키가 포함 된 C에서 일부 암호화 알고리즘을 구현 중입니다. 특정 작업에는 키 x 비트 수를 이동시키는 회전이 포함됩니다. 필자는 실수가 80bits가 아니라 비트 시프트 연산자에서 작동하지 않는 long double 유형을 시도했습니다. 제가 생각해 낼 수있는 유일한 대안은 복잡한 루핑과 if-else가있는 10 개 요소 char 배열을 사용하