hdl

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    Verilog에서 HTTP 요청 만들기

    Verilog 모듈 내부에서 HTTP 요청을하는 C/C++/Python/Java 함수를 호출 할 수 있습니까?
    c++ python verilog system-verilog hdl 2013-03-10

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    동일한 이름의 두 구성 요소 (패키지 및 아키텍처 중 하나)가있는 경우 우선 순위가 부여됩니까?

    VHDL 테스트 파일 인 a.vhd가 있습니다. 고양이 그것에 ModelSim을 실행 그래서, 오버라이드 (override) 구성 요소의 경고/오류가 없었다 package pak is component b is -- 1st definition of component b. end component end pak; use work.pak.all;
    vhdl hdl modelsim 2013-03-12

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    시뮬레이터의 입력이 잘못되었습니다.

    Verilog에서 프로그램 용 테스트 벤치를 작성했습니다. 이상한 문제는 시뮬레이터가 내가 입력으로 제공 한 것에 비해 완전히 다른 입력을 보여주는 것입니다. 따라서 출력도 영향을받습니다. 왜 이런 일이 일어나는 걸까요? 자일링스의 코드를 테스트하고있다. 여기 내 입력이 1,010,101 시뮬레이터가 표시되고있는 것을 시뮬레이터 여기 0,110,101 mo
    verilog xilinx hdl 2013-03-18

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    vldl 코드 생성에 matlab. 함수 rand 부동 소수점 변환을 지원하지 않습니다

    내 MATLAB 파일을 VHDL 코드로 변환하려고합니다 .HDL 코드 생성 과정에서 that.During에 대한 hdl 코더를 사용하고 있습니다. 3 단계에서 오류가 발생합니다. 고정 소수점 코드 생성 "입니다. 표시되는 오류는 입니다. 부동 소수점 - 고정 소수점 변환에서는 'rand'함수가 지원되지 않습니다. 도와주세요
    matlab vhdl hdl 2013-03-23

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    부동 소수점을 고정 소수점으로 변환하기위한 VHDL 코드?

    부동 소수점 변수를 부동 소수점으로 변환하려면 정수 & 부동 소수점 수식을 풀고 싶습니다. 아무도 도와 줄 수 있습니까?
    vhdl fpga hdl 2013-05-19

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    병렬 HDL 직렬

    나는 Verilog에서 링 카운터를 사용하여 병렬 직렬 변환기를 만들고 있습니다. 링 카운터가 제대로 작동하지만 병렬 변환기가 제대로 작동하지 않고 x 정의되지 않은 결과가 표시됩니다. 나는 친절하게 문제를 찾는 데 도움이되는 코드를 제공하고있다. TOP module PtoSTOP; reg clk,rst; wire [3:0] myout
    counter verilog hdl 2013-03-31

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    Verilog의 배열 및 멀티플렉서

    나는 배열이 어떻게 Verilog에서 합성되는지 알고 싶어합니다. 그것은 배열이나 다른 어떤 크기의 MUX를 생성합니까? 대형 MUX 합성을 피할 수있는 몇 가지 기술이 있습니까?
    arrays verilog hdl 2013-04-02

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    VHDL : 설정과 관련하여 다른 구성 요소를 적절하게 클로킹

    VHDL로 FPGA 프로젝트를 진행 중입니다. 16 비트 시프트 레지스터가 채워질 때마다 FIFO에 복사해야합니다 (예 : 16 개의 새로운 데이터 비트가 시프트 레지스터에 입력 된 후 새로 형성된 16 비트 워드를 가져 와서 a fifo) 내 질문은 FIFO의 클록 라인을 설정하기 전에 FIFO의 입력에서 데이터를 설정해야합니까? 이것은 실제로 일반적인
    hardware vhdl fpga hdl 2013-04-09

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    어떻게 논리 세포의 수와 MLUTS이 그림을보고에서 그래서

    을 결정하기 위해, 나는이 답변으로 온 방법을 알아 내려고 노력하고 있어요? 누군가 나에게 설명 할 수 있을까요? 가) 레지스터 R0 ~ R2는 총 32 논리 셀을 필요로하며, 각 셀은 시프트 레지스터에서 동작하는 1 MLUT를 사용하여 3 단 시프트 레지스터를 구현합니다. 방법. B) R3은 각각 RC 덧셈기를 구현하는 32 개의 논리 셀을 필요로하며,
    vhdl fpga hdl 2013-03-03

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    VHDL 승수

    library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Lab3_Adder1 is Port (cin : in STD_LOGIC; a : in STD_LOGIC_VECTOR (3 downto 0); b : in STD_LOGIC_VECTOR (3 downto 0); s :
    vhdl multiplication xilinx hdl 2013-03-06
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