Verilog에서 Finite State Machine을 만들려고합니다. 이 시스템은 4 개 1-bit입력rst, clk, A, B 하나 개 출력, Z있다. A는 마지막 두 클럭 에지에서 동일한 값을 가졌을 때 1과 같습니다. 또는 B는 마지막 규칙이 참 이후 모든 클럭 에지에서 하이 (1)였습니다. 그렇지 않으면 z=0; 나는 내 시도를 시뮬레이트 할 수
CPU 아키텍처를 설계하고 시뮬레이션하기 위해 ModelSim을 사용하고 있습니다. 이 사실을 알고있는 저와 같은 사람들은 앞에서 모든 신호를 처리하려고 할 때 시뮬레이션 데이터를 검증하는 것이 정말로 어렵다는 것을 알고있을 것입니다. 자동으로 시뮬레이션을 실행하고 데이터가 올바른지 확인하기 위해 일부 확인 절차를 수행 할 수있는 방법이 있습니까? 예를 들
이 여기에 등록 할당 reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter
의 선언하지만 모듈의 마지막 줄에 내가 그것을 동일한 등록 번호 할당에 지적이 오류가 선언되지 않았습니다. 는 ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared.
사람이 나를
나는 컴파일러가 소스 코드를 기계어 코드로 변환하지만 컴퓨터에서이 기계어 코드를 어떻게 실행하는지 이해한다. 내가 찾고있는 것은 신호가 실리콘에서 어떤 조작을 수행하는 데 어떻게 사용 되는가입니다. 추가 뺄셈 이 Xor 및 또는 : 컴퓨터가 아닌 다른 컴퓨터로 할 수있는 작업의 가장 기본적인 설정은 무엇입니까 위의 5 가지 기능 중 하나를 세트에서 제거 할
15 초 이내에 임의의 시간에 LED가 켜져 있어야합니다. 예를 들어 버튼을 누른 후 4 초 또는 7 초 후 임의로 켜져 야합니다. 나는 15 초 지연을 생성하는 코드를 생각해 냈지만,이 사이의 임의의 시간을 선택하는 방법을 찾아 낼 수 없다. always @ (posedge clock or posedge reset)
begin
if(reset)
나는 다음과 같은 Verilog 코드가 : 나는를 생성하려고 할 때 다음과 같은 오류가 계속 //////////////////////////////////////////////////////////////////////////////
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// Xilinx, Inc. 2010 www.xilinx.com
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// XAPP xxx - 1:5 D