내가는 Quartus에서 Verilog에 뭔가를 쓰고, 나에게 뭔가 이상한 등장하지만 아주 간단하고 실제로 이 코드는 주소 변경 제대로 module counter(
input wire clock,
input wire reset,
output reg [4:0]address
);
initial
begin
address
저는 이미지 프로세싱 작업을하고 있습니다. Intel (R) Core (TM) i7 -3770 CPU @ 3.40 GHz, RAM 4 GB 구성의 컴퓨터가 있습니다. PCT의 SPMD 명령을 사용하여 이미지 처리 알고리즘 코드를 병렬 처리하기를 원합니다. 이를 위해 수직으로 8 분할 된 이미지를 다른 실험실로 보내고 SPMD 명령을 사용하여 다른 실험실의
프로세서가 예외가 발생했음을 감지하는 방법은 무엇입니까? 이 검사 점은 어디에 있습니까? 프로세서는 예외 검사 또는 이와 유사한 F-D-E 사이클이 끝날 때마다 검사를 수행합니까? 프로세서별로 다르면 어떻게 진행됩니까? 예 : IRQ 또는 FIQ 라인을 지정할 때 시스템이 해당 라인을 점검 할 때?
저는 현재 학교 프로젝트 및 메모리 캐시 설계 경쟁에서 작업하고 있습니다. L1 캐시 크기에 대한 특정 제약 조건을 따라야하지만 대상 캐시 크기에 대한 지정은 없습니다. 이것은 모두 VHDL 시뮬레이션입니다. 그래서 참조 파일, 논문, 저널 등이 있는지 묻고 싶습니다. L1 캐시 크기보다 큰 피해자 캐시를 언급 할 수 있습니다. 고마워, Google에서 검
내 컴퓨터는 Windows 7을 사용 중이며 8 개의 프로세서가 있습니다. 내가 실행하는 프로그램 중 일부는 많은 프로세싱 공간을 차지하지 않지만 프로세서 집약적 인 프로그램 (크게 수정 된 Minecraft와 같은)을 사용할 때 지연됩니다. 이 프로세스들은 내가 실행하고있는 다른 프로그램과 상관없이 지연 시간이 필요없고 정상적으로 실행되어야합니다. 모든
클래스에 대해 Verilog에서 MIPS 프로세서를 시뮬레이션 중이며 가장 이상한 문제가 있습니다. 주 모듈에 명령어 (32 비트 버스)를 전달하면 어떻게 든 바뀝니다. 예를 들어, 명령을 00100000000010000000000000000001로 설정하면 모듈 내에서 분명히 다른 00101001111010000000000000000001과 같은 명령어를