system-verilog

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UVM - 오류 - 근처 ":": 구문 오류, 예기치 않은 ':', 난 내 자신의 my_macros 파일을 만들 식별자 또는 시계

기대 : mem_type 문자열 및 MEM 클래스의 구성원 인 기대 `ifndef MY_MACROS_SV `define MY_MACROS_SV // MACRO: 'my_fatal_err // calls uvm_fatal in case the assertion is not correct `define my_fatal(condition, msg)\

macros system-verilog uvm 2016-12-14

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systemVerilog- $ urandom/$ random을 범위와 함께 사용하려면 어떻게해야합니까?

$ urandom/$ random을 범위와 함께 사용하는 방법이 있습니까? I는 예를 들어 최대 = 11, 최대 및 최소 위해 할 수있는 방법 temp = (($urandom(9)%11)); :하지만 는 I는 다음과 같이 최대 범위로 할 성공 (이 경우, 11의 최대 범위) , min = 8.

random system-verilog 2016-12-15

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견적 매크로 리터럴 문자열 인수

나는 다음과 같은 매크로가 있습니다 `define check(CONDITION) \ begin \ if (!(CONDITION)) \ $display("'%s' failed.", `"CONDITION`"); \ end 그리고 다음과 같은 확장 : module test; initial begin `c

system-verilog 2016-12-15

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`인라인 제약이있는 uvm_do_with

uvm_do_with 매크로를 사용하여 시퀀스에서 인라인 제약 조건을 사용하고 있었는데 이해가 잘 안되는 것을 발견했습니다. 사람이에 몇 가지 통찰력을 흘릴 수있는 희망 : 내 my_seq_item가 2 랜드 변수를 가정 - data 및 my_sequence.sv class my_sequence extends uvm_sequence; // Construc

system-verilog uvm 2016-12-16

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systemVerilog - 알 수없는 크기의 벡터/배열을 반환하는 함수를 정의 하시겠습니까?

알 수없는 크기의 벡터/배열을 반환하는 함수를 정의 할 수 있습니까? 반환 값이 될 수 있습니다 비트 [15 : 0], 비트 [10 : 0], 비트 [2 : 0] ... 내가 좋아하는 뭔가를 정의 할 수 원하는 : function bit [] foo (int size, int mem, string mem_name); endfunction: foo

arrays function system-verilog 2016-12-18

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systemVeilog 난 다음 기능이 알려지지 않은 크기

의 배열을 전달 비트 [1 : 0]/비트 [2 : 0]/비트 [3 : 0]/비트 [4 : 0]/비트 [5 : 0] 등 ... 컴파일 할 때 다음과 같은 오류가 발생했습니다. "": 예상치 못한 구문 오류 [, IDENTIFIER 또는 TYPE_IDENTIFIER 또는 NETTYPE_IDENTIFIER이 필요합니다.

function system-verilog dynamic-arrays 2016-12-18

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구성 가능한 크기의 SystemVilog localparam 배열

SystemVerilog에서 localparam 배열을 만들고 정의하고 싶습니다. 배열의 크기는 구성 가능해야하며 각 localparam 배열 셀의 값은 위치를 기반으로 계산됩니다. 본질적으로 코드 : localparam [7:0] [ADDR_BITS-1:0] ADDR_OFFSET = '{ 7*PAGE_SIZE, 6*PAGE_SIZE,

arrays parameters system-verilog 2016-12-19

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나는 다음을 수행 할 열거 유형

의 배열 선언 : typedef enum {a, b, c} my_type_e; typedef enum {receive, transmit} dir_e; class my_class #(type my_type_e); my_type_e variable_name; endclass 을하지만 "VARIABLE_NAME"인덱스로 dir_e 사용하여 배

system-verilog 2016-12-19

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AMS에서 여러 객체 유형을 그물에 몰아 넣는 방법은 무엇입니까? QuestaSIM 사용 설명서 버전 10.5a에서

은이 페이지 (336)에 적혀있다 : In the most recent SystemVerilog standard (Std IEEE 1800-2012), two important concepts were established: User-Defined Nettype (UDN) — UDN allows a definition of a net type that ca

system-verilog 2016-12-20

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유효하지 않은 모듈을 인스턴스화 SystemVerilog를

내가 에다 놀이터에서이 코드를 실행하려고하지만 다음과 같은 오류가 점점 오전 : module array_redu(); byte b[] = { 1, 2, 3, 4 }; int sum,product,b_xor; initial begin sum =b.sum ; // y becomes 10 => 1 + 2 + 3 +

verilog system-verilog hdl 2016-12-22

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