system-verilog

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SystemVerilog - 압축되지 않은 배열의 압축되지 않은 배열을 함수에 전달할 수 있습니까?

알 수없는 크기의 팩 된 배열을 함수에 전달하고 배열을 inout으로 변경할 수 있다는 것을 알고 있습니다. 예를 들어 : function void foo_arr_bit (inout bit [31:0] mem, input int size, string mem_name); for (int i=0; i< size(); i++) mem[i

function system-verilog 2016-12-22

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<signal>은 일정하지 않습니다.

우선, 같은 제목의 또 다른 질문이 here입니다. 그러나, 그것은 나를 돕지 않았다. 모든 솔루션을 시도했지만 여전히 동일한 오류가 발생합니다. 여기 module RGB(input logic clk, output logic OE, output logic SH_CP, output logic ST_CP, ou

verilog system-verilog 2016-12-23

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정확히 로직 데이터 형식을 사용할 때 및 시스템의 비트 데이터 형식이 Verilog 일 때?

저는 논리가 4- 상태이고 비트가 2 상태임을 알고 있습니다. 비트를 사용하면 x와 z의 테스트를 잃게됩니다. 그러나 정확히 언제 비트와 논리?

system-verilog 2016-12-28

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(시스템) Verilog, 특히 quartus 및 Synopsys의 도구 별 정의 DC

(시스템) Verilog로 장난감 CPU를 작성하고 있습니다. 그리고 툴 전용 IP를 사용하고있는 레지스터 모듈이 있습니다. Synopsys Design Compiler의 관점에서 DesignWare의 'DW_ram'. 알테라의 FPGA 측면에서 '알테라 _ 싱크 _ 램'. Synopsys DC 또는 Quartus Prime Pro가 두 도구 모두에 대해

verilog system-verilog quartus 2016-12-29

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나를 위해 Modelim에서이 오류가 발생하는 이유는 무엇입니까?

변수 'V'연속 및 절차 지정으로 작성 변수 'F'는 연속 및 절차 지정에 의해 작성됩니다. 내 코드는 다음과 같습니다 module ALU(input signed [7:0] A,B ,input [2:0] sel ,input Si,input Ci ,output logic signed [15:0] F ,output logic N,Z,V,Eq); always

hardware system-verilog 2016-12-29

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bind 명령에 문제가있어서 인터페이스에 dut을 바인딩 할 수 없습니다.

bind 명령을 사용할 때 내 DUT를 인터페이스에 바인딩 할 때 직면하는 문제를 해결하는 데 도움을주십시오. 내 dut 신호를 인터페이스 신호에 연결할 수 없습니다. 시뮬레이터는 오류를 계속 제공합니다. 바인드 명령이 작동하려면 입/출력 포트로 모든 DUT 포트를 정의해야한다고 생각합니다. 이 내 코드입니다 : module top(); … trfcC

system-verilog 2017-01-04

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시스템 Verilog - 또는 예 :

또는을 사용하여 케이스를 만들려면 어떻게해야합니까? 같은 뭔가 : string str; case (str) "abc" || "dfg": begin //some code end "yfg": begin //some code end default: //some code endcase

case verilog system-verilog 2017-01-05

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systemverilog에서 레지스터 파일 코드 최적화

32 비트 RegFile (32 개 레지스터 포함)을 구현 중입니다. 자, 조합 부분에 대해, 입력 레지스터 번호에 기반하여 32 개 레지스터의 판독 값을 스위치 케이스를 사용하여 계획하고 있습니다. 이로 인해 스위치 케이스가 32 개이고 기본 케이스가 발생합니다. 코드를 최적화하는 다른 방법이 있습니까? 제약 내 출력이 등록 될 필요가 있고, 따라서 내가

verilog system-verilog 2017-01-05

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수직 계층의 SystemVerilog 인터페이스

AXI4 라이트 기능을 구현하는 두 개의 블록을 연결하는 인터페이스를 사용하는 시스템을 구현하고 있습니다. 마스터 블록과 슬레이브 블록이 다른 블록 안에있는 것이 문제입니다. 위의 코드는 내가 할 노력하고있어 예를 보여줍니다 : 케이던스 예리한 시뮬레이터에서 interface bus logic [ADDR_WIDTH-1:0] wr_addr; // W

system-verilog 2017-01-09

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Systemverilog에서 클래스 개체의 생성자를 호출해야합니까?

클래스의 요소가 다른 클래스 인 클래스가 있습니다. 클래스 자체의 생성자 안에있는 요소의 생성자를 호출해야합니까? 예를 들어 : class my_class; element_class A; function new(); A = new(123); endfunction endclass class element_class

system-verilog 2017-01-10

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