system-verilog

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SystemVerilog : 할당 패턴 요소 <name> : 요소 너비가 일치하지 않음 (오류 : vlog-7034)

다차원 배열을 사용하여 다른 모듈의 카운터로 인덱싱 할 수있는 하드 코드 된 상수 배열을 보내려고합니다 (실패했습니다). . 현재 나의 전략은 컴파일하고 배포하는 매개 변수 배열을 사용하는 것이지만 각 배열 요소의 첫 번째 비트 만 하드웨어에서 한 번만 고려됩니다. 이것은 RTL보기에 반영, 그래서 ModelSim을 갔다와이 오류를받은 : Error: (v

arrays fpga system-verilog hdl 2016-11-30

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주소로 reg 모델 오프셋을 추적하는 방법

기본지도에서 reg (예 : VRF050)를 추가하고 그 주소는 sv code과 같이 0x1000a050이어야합니다. 하지만 어떻게 든 시뮬레이션에서 0x40028143으로 전환됩니다. SimVision 이 예기치 않은 변경 사항을 추적 할 수있는 방법이나 아이디어가 있습니까? 감사합니다. .

system-verilog uvm 2016-12-01

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systemverilog에서 입력 신호를 매개 변수로 변경하는 방법은 무엇입니까?

입력 논리 시퀀스가 ​​있고이를 프로그램의 다른 위치에 추가하기 위해 매개 변수로 변환하고 싶습니다. 예를 들어 , module myModule(input logic[7:0] SW, output logic[7:0] LEDR); parameter shift = SW; assign LEDR = SW[shift + 1: shift]; en

verilog fpga system-verilog hdl 2016-12-02

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시스템 반복자의 반복 연산자

다음과 같이 시스템의 Verilog 비교가 있습니다. module m(); int count = 4; logic [3:0] first = 14; logic [3:0] second = 15; initial begin $display("Second %b\n", {count{1'b1}}); if(first =

system-verilog 2016-12-05

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SystemVerilog에서 '(1)의 의미는 무엇입니까?

아직 SystemVerilog가 시작되고 있지만 이상한 코드가 나타납니다. QUEUE_SIZE는 미리 정의 된 매개 변수입니다 assign next_empty_oh = empty_entries & ~(empty_entries - QUEUE_SIZE'(1)); : 내가보고 이전에 기록 된 파일을 가지고, 그것은 다음과 같습니다 코드를 가지고있는 파일 중

system-verilog 2016-12-06

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SystemVerilog를 나는 다음과 같은 기본 클래스가 부모 클래스

의 모든 자식 멤버를 통해 이동합니다. base_transaction 클래스의 my_randomize() 함수에서 모든 하위 멤버 (확장 클래스 중 하나)를 검토 할 수있는 systemVrilog/UVM 옵션이 있습니까?

system-verilog uvm 2016-12-08

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SV 클래스 속성 존재 여부 확인 방법

내 클래스 부모 클래스에 해당 속성이 있는지 확인하고 싶습니다. 그리고 그렇다면 접근 할 수 있습니다. if ($cast(this.get_parent(), agent_inst) && agent_inst != "NULL") if (agent_inst.vitf != "NULL") vitf = agent_inst.vitf; 이제 age

system-verilog uvm 2016-12-08

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UVM : 모든 구성 요소에 대해 100 사이클마다 호출되는 작업을 만듭니다.

내 모든 구성 요소 (모니터, 드라이버, 시퀀서 등)에 대해 나는 100 번 주기로 호출되는 작업을 생성해야합니다. 사용자 지정 단계에서이 작업을 수행하는 방법이 있지만 확실하지는 않습니다. 도움이 필요해.

system-verilog verification uvm 2016-12-09

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SysteVerilog, UVM uvm_reg_adapter. uvm_sequences 대신 uvm_sequence_item을 사용하는 방법이 있습니까

나는 Register 레이어 용 어댑터를 만들어야합니다. 나는 재사용하고 싶은 버스에 접근하기위한 시퀀스를 가지고있다. 현재 어댑터는 항목을 반환하고 reg 레이어는 start_item을 수행합니다. 시퀀스를 사용하는 방법은 없으며 reg 레이어는 시작 만 할 것입니다. 고마워,

system-verilog uvm 2016-12-09

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매크로 패키지

제가 알다시피 SystemVerilog는 패키지의 매크로 정의를 지원하지 않습니다. UVM 용 매크로를 구현하려면 별도의 파일에 작성하고 "uvm_macros.svh"파일을 포함하여 맨 위에 그 파일을 포함시켜야합니다. 다른 사람이이를 확인할 수 있습니까?

system-verilog uvm 2016-12-10

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