system-verilog

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systemverilog에 대한 해결 방법 컴파일러 지시문이없는 경우

systemverilog에는 컴파일러 지시문이 없습니다. 따라서 다음 줄은 올바르지 않습니다. `define BITS 16 reg[`BITS-1:0] my_reg; ... `if `BITS > 10 my_reg[31] = 1'b0; endif ... 경고 또는 오류가 있으면`없음. 어떻게 해결할 수 있습니까?

if-statement verilog system-verilog compiler-directives 2017-01-30

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의 SystemVerilog - 라운드 실제 유형에 따라 SystemVerilog에있는 실제 유형을 반올림하는 가장 좋은 방법은 무엇

: 케이스 긍정적 : ---> 라운드 "정수 부분을"+ 1 돌아 fraction >= 0.5 경우 (예 : 4.5 - fraction >= 0.5 경우 ---> 라운드 "정수부"를 반환 -> 5) fraction < 0.5 경우 ---> 원형 (예를 들어 4.2 ---> 4) 케이스 네거티브 "정수부"를 반환 -1 (예 : -4.5 ---> -5) frac

rounding system-verilog 2017-02-02

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시퀀스 블록 내에서 $ display 문을 사용하여 SVA (System Verilog Assertions)에 일부 정보를 표시하려면 어떻게해야합니까?

시퀀스 블록이 실행되는 동안 일부 정보를 표시하려고합니다. 예컨대 : sequence A; a; $display ("Signal A asserted here"); endsequence 이 코드를했는데, 다음과 같은 오류가 발생 기능이 예상되는 경우 작업 $ 표시가 호출됩니다. 작업 호출을 수정하고 다시 컴파일하십시오. 어떻게 극복합니까?

system-verilog vlsi asic system-verilog-assertions 2017-02-02

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매개 변수화 된 모듈 (SystemVerilog)

David Harris가 "Digital Design and Computers Architecture" 책을 읽었으며이 책의 SystemVerilog 예에 대한 질문이 있습니다. # (parameter ...) 인 "매개 변수화 된 구성"의 소개 후에이 연산자는 거의 모든 예제에서 사용됩니다. 예를 들어,이 책에서 "감산"모듈 : module subtrac

boolean embedded logic verilog system-verilog 2017-02-03

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10028 10166 및 10029 Quartus Error

안녕하세요, 저는 아직도 시스템 Verilog에서 글쓰기에 새로운 편입니다. 나는 오늘이 오류들을 만났다. 나는 이것이 의미하는 바를 알고 있지만 실수가 어디인지는 알 수 없었다. 여기 누군가가 나를 어디에 있는지 지적 할 수 있다면 좋을 것입니다. module control ( /* Input and output port declarations

verilog system-verilog altera quartus 2017-02-05

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두 변수 매크로 사용법 시스템 가상

그물을 검색했지만 내 문제에 대한 답을 찾을 수 없습니다. Systemverilog에서 두 변수 매크로를 사용하려고합니다. 내가 루프 중첩 생성이 매크로 withing에 사용하려고, (모듈에서) 두 번째 파일에서 `define TX_TOP_PATH(first_idx,second_idx) aaa.F[first_idx].bbb.S[second_idx].ccc

macros system-verilog 2017-02-07

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다른 크기의 벡터를 가진 Verilog 배열

나는 각 단계가 이전 단계와 반반만큼 많은 입력과 출력을 가지고있는 단계에서 수렴하는 와이어를 필요로하는 문제가있다. 내 모듈에 연결되지 않은 전선을 갖고 싶지 않습니다. 벡터의 numStages 크기의 배열을 선언 한 다음 generate 루프에서 각 벡터의 크기를 정의 할 수 있습니까? 예 : module Log2Alg(x, a, b); par

arrays multidimensional-array vector verilog system-verilog 2017-02-08

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작업을 통해 가상 인터페이스 신호의 비트 조각을 구동합니다.

나는 한 비트 사이클 후에 벡터 비트를 설정하고 지우는 작업을 작성하려고합니다. class my_if_driver extends uvm_driver; `uvm_component_utils(my_if_driver) // Members // UVM stuff virtual my_if_interface vif; f

system-verilog uvm 2017-02-10

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시스템 패러다로그의 압축 된 유니버스

typedef union { 논리 [1 : 0] c3; 비트 [3 : 0] a3; 바이트 b3; } 팩 3; 팩 3p3; LRM에 따르면 기본 초기화는 위의 예에서 논리 즉, c3은 X에 할당되고 나머지는 0으로 지정되지만 ModelSim에서 컴파일하고 개체 창에서 체크 인하면 a3와 b3에 다른 결과가 있습니다. 또한 p3.a3 = 4'b0010을 지정하

verilog union system-verilog verification 2017-02-11

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시스템 Verilog - 반전/반전 신호 강제 실행

이 방법을 사용하여 신호의 비트를 반전하도록하려면 true입니까? 1. task begin force higher_level.lower_level.a[1] = ~higher_level.lower_level.a[1]; end 나는 기껏해야 혼합 된 결과로 이것을 시도했습니다. 때로는 비트가 뒤집기도하고 때로는 동일하게 유지되기도합니다. 2. task

verilog system-verilog 2017-02-14

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