system-verilog

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Verilog에서 부호가있는 16 진수 값 표현

사과 이것은 간단한 질문이지만 일부 코드에서 외삽하려고 시도하고 있으며 몇 가지 상수 값을 찾기 위해 고심하고 있습니다. 다음은 16 진수 값으로 상수를 정의하는 관련 코드입니다. assign c = 18'sh3_8000; //-0.5 table value (50) times 0.01 assign d = 18'sh0_051E; // 0.02 table v

hex verilog fpga system-verilog 2017-04-06

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systemverilog, 재설정 처리 방법은 무엇입니까?

시스템 이미지 semaphore은 실제로 절반 굽습니다. reset 일 경우 .flush()과 같은 것일 경우 어떤 방법으로도 세마포를 해제 할 수 없습니까? uvm_tlm_fifo? 얼마나 많은 세마포어가 잠겨 있는지 알 수있는 방법이 없습니까? UVM에 사용할 수있는 래퍼가 있습니까? uvm_event은 기본 세마포어 기능을 확장합니까? 사람들은 더 많

system-verilog uvm 2017-04-07

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Modports가없는 인터페이스

SystemVerilog 인터페이스로 인해 FPGA 디자인이 정말 간단 해졌습니다. 그들은 많은 신호를 논리적 그룹으로 여러 블록으로 보낼 수 있습니다. 나는 그들을 정말로 좋아한다. 나는 그들을 modports와 함께 사용하여 in/out 방향을 나타냅니다. SystemVerilog에서 읽은 2 권의 책에서는 인터페이스가 소개되고 modports 이전에

system-verilog 2017-04-08

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신호를 외부 모듈로 이동하는 중에 오류가 발생했습니다

main.v 및 signal.v의 두 모듈이 있습니다. main.v에는 16 비트 reg tx를 구형파에 해당하는 값으로 업데이트하는 몇 줄의 코드가 있습니다. reg [1:0] counter; reg [15:0] tx; always @(posedge clk) begin counter = counter + 1; if

verilog fpga system-verilog 2017-04-10

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SystemVerilog에서 필요한 가변 시프트 연산자 유형은 무엇입니까?

8 비트 부호있는 변수 A와 3 비트 값 n이 있습니다. 항상 계산서에서 연산자를 n 번 이동하려고하지만 작동하지 않고 출력이 x입니다. reg signed [7:0] A = //something; reg [2:0] n = 3'b//something always @(A, n) begin w = 8'b0; w = A >> n; 어떤 종류의 가변 시

verilog system-verilog digital-logic 2017-04-11

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SystemVerilog 0과 '0'은 어떻게 다른가요? SystemVerilog를 코드의 다음 조각을 실행할 때

이 (컴파일 퀘 스타와 함께 실행) bit [7:0] test = 255; $display("%b %b %b", test, test == 255, test == '1); $display("%b %b %b", ~test, ~test == 0, ~test == '0); $display("%b %b %b", 8'b00000000, 8'b0000000

system-verilog 2017-04-12

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systemverilog에서 매개 변수화 된 형식을 조건부로 지정할 수 있습니까?

systemverilog에서 매개 변수화 된 형식을 조건부로 조정할 수 있습니까?이 parameter IS_R = 0, parameter type id_t = IS_R ? r_t : d_t 내 보풀이 프로그램이 어떤 아이디어를 좋아하지 않는다 : 내가 좋아하는 뭔가를하고 싶어? 불법입니까?

system-verilog parameterized-types 2017-04-14

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UVM의 매개 변수화 된 클래스 선언 오류

uvm_object에서 확장 된 매개 변수화 된 클래스를 사용하려고합니다. class som_util #(int entry_w=2) extends uvm_object; `uvm_object_utils(som_util) "Some other static functions using the parameterized variables" endclass

system-verilog modelsim uvm questasim synopsys-vcs 2017-04-15

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비 특정`include 파일 이름 - 시스템 Verilog 컴파일러 지시어

`include 지시문을 사용하여 특정 파일 이름이 아닌 파일 이름을 호출하려고합니다. 예를 들어, 다른 디렉토리에이 파일 이름 "name_defines.svh"가 있습니다. 난 그냥 `include "_defines.svh" 또는 `include "*_defines.svh" 을 사용하는 경우 "name_defines.svh"변화의 "이름"때문에 (

verilog system-verilog compiler-directives 2017-04-17

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SystemVerilog Constraint, n 번째 반복마다 값 고정

class Base rand bit b; // constraint c1 { every 5th randomization should have b =0;} endclass 정적 변수를 만들고 그 변수를 업데이트 한 다음 제약 조건에서 % 5 %가 0인지 확인한 다음 b = 0으로 만들 수 있음을 알고 있습니다. 그것을 할 수있는 더 좋은 방법이 있습니

system-verilog 2017-04-17

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