system-verilog

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SystemVerilog에서 UVM 모니터를 작성하는 방법

누구든지 나에게 이것에 익숙하지 않기 때문에 Systemverilog에 Coverage 모니터를 작성하는 방법에 대한 예제를 보여줄 수 있습니까? 나는 모니터를 이해할 필요가있다. 예제 나 참고 자료도 괜찮다.

system-verilog monitor uvm 2017-04-19

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Verilog에서 데이터 가져 오기

Verilog를 사용하여 로직 애널라이저로 캡처 한 데이터를 가져오고 싶습니다. 준비된 모듈을 테스트 할 수있는 테스트 벤치로 가져 오는 가장 좋은 방법은 무엇인지 알 수 없습니까? 로직 애널라이저에서 바이너리, Csv 또는 Vdc 유형으로 내보내려면 다른 질문이 있습니까? 도움 주셔서 감사합니다.

verilog fpga system-verilog hdl 2017-04-20

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는 '무엇을'</p> <pre><code>__m_uvm_status_container.scope.set_arg_element(`"ARG`",i); </code></pre> <p>가 <code>"ARG</code> 무엇을 않습니다

내가 UVM-1.2/매크로/uvm_object_defines.svh (라인 1409)에 다음 코드를 참조 매크로 SV의 의미 "는 무엇입니까? 이 코드는 accellera에서 다운로드되었습니다.

system-verilog 2017-04-21

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제한 재정의

내 테스트 벤치에서 제약 조건을 무시하는 데 문제가 있습니다. 내 순서에서 내가 뭐하는 거지 다음 `uvm_do_with(req, {trans_kind == WRITE ; address == 40'hc0_0000_0000; mask_mismatch_error == 1; bus_error_type == S

system-verilog uvm 2017-04-21

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icarus (iverilog 컴파일러)의 SystemVerilog 지원

Mac에서 iverilog를 사용하고 있으며 always_ff 및 always_comb 블록이 포함 된 코드를 컴파일하는 데 문제가 있습니다. ModelSim은 문제없이 이러한 코드를 컴파일합니다. iverilog를 always_ff 및 always_comb 블록을 지원하도록 구성 할 수 있습니까? 그렇지 않으면 컴파일러에서 지원되지 않습니다. ??? 미리

verilog hardware system-verilog iverilog icarus 2017-04-24

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systemverilog 패키지를 다른 이름으로 가져 오기

파이썬에서 사용할 수있는 것과 비슷한 systemverilog 패키지를 다른 이름으로 가져올 수있는 메커니즘이 있습니까? 가져올 패키지가 있고 패키지 이름은 top_pkg입니다. 가져오고 싶습니다. subsystem_pkg

system-verilog uvm 2017-04-26

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의 SystemVerilog : SR 래치가 제대로

여기에 작동하지 않습니다는 SR 래치의 내 게이트 수준의 설명입니다 module SR_Latch_Nand(input S, R, C, output Q, QB); wire s1, r1; nand #8 n1(r1, R, C); nand #8 n2(s1, S, C); nand #8 n3(QB, R, Q); nand #8

verilog system-verilog digital-logic flip-flop 2017-05-02

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Verilog에서 입력 벡터의 최대 값을 찾으십시오

입력 벡터의 최대 값을 얻으려고합니다. 모든 입력이 부호없는 것으로 가정하고 비트 폭 및 배열 길이의 범위에서 작동해야합니다. 필자는 매개 변수와 입력 및 출력 논리를 그대로 유지해야합니다. 여기에 내가 무엇을 가지고,하지만 난 if 문에 구문 오류 : module max #(parameter int bW=16, parameter int eC=8

max verilog system-verilog 2017-05-04

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Verilog를 강제 구조체는이 같은 모듈 내에서 선언 된 구조체가

을 포장하기 : 내가 압축을 푼 배열처럼 c를 사용하려면 module myModule; struct { logic a; logic b; logic [A - 1:0] c[0:B - 1]; logic [C - 1:0] d; } [D - 1:0] e [0:E - 1][0:F - 1]; endmodule

struct verilog system-verilog 2017-05-05

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출력 * E, TRNULLID : NULL 포인터 역 참조. 시스템 Verilog

class tx; pkt p; int j; function new (pkt p); p = new(); j =10; endfunction task copy(pkt p); this.p = new p; endtask endclass :tx initial begin

system-verilog 2017-05-05

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