system-verilog

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신호가 always_ff의 리셋 로직 내부에서만 정의되는 경우 합성이 어떻게됩니까?

코드 다음 한의 난을 가정 해 봅시다 : always_ff @(posedge clk, negedge rst) begin if (~rst) begin bad_singal <= '0; good_signal <= '0; end else begin // do something // bad_signal i

verilog system-verilog asic chip 2017-03-08

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Mojo IDE에서 $ clog2 (N)의 기능

나는 초보자이지만 일반적으로 $ clog2 (N)의 기능이 정확히 무엇인지 궁금합니다. 어떤 웹 사이트는 N 값을 표현하는 데 필요한 비트 수가 아닌 N 크기의 메모리에 필요한 주소 비트의 수라고 말합니다. 그게 무슨 뜻입니까?

system-verilog 2017-03-09

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UVM 패킹 방식의 차이점은 무엇입니까?

나는 우리가 포장 해달라고하면 어떻게됩니까 두 function void do_pack(uvm_packer packer); super.do_pack(packer); packer.pack_field_int(correct_data_in,$bits(correct_data_in)); packer.pack_field_int(valid_in,

system-verilog uvm 2017-03-09

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내 UVM 클래스를 컴파일 할 수 없습니다.

아래의 내용과 함께 각각 sequence_item.sv와 sequencer.sv라는 두 개의 파일이 있습니다. sequencer.sv를 컴파일 할 수 없습니다. 오류가 있습니다. ** Error: /afs/asu.edu/users/s/m/u/smukerji/UVM_practice/sequencer.sv(6): (vlog-2730) Undefined vari

system-verilog uvm 2017-03-10

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Verilog 생성 루프 반복자에 할당 width 너비가 일치하지 않습니다.

paramaterizable 모듈을 인스턴스화하기 위해 generate 루프를 사용하고 있고 루프 반복을 기반으로 모듈에 입력을 할당하고 싶습니다. 불행히도 디자인 컴파일러가 포트 폭이 일치하지 않아 오류가 있다고 말하는 합성 문제가 있습니다. genvar k; generate for(k = 0; k < `NUM/2; ++k) begin

verilog system-verilog synthesis 2017-03-13

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확인 테스트 벤치 포트가 필요하거나 필요하지 않은가요?

verification testbench/interface에서 신호를 선언하는 것과 관련하여 질문이 있습니다. 교과서에서 말했듯이, 나는 각 신호를 내 테스트 벤치 나 인터페이스에서 지시한다고 가정하고 있지만, 이상하게도 나는 그것을하지 않고도 정확한 결과를 얻을 수 있습니다. 모든 신호를 "로직"으로 선언하고 DUT의 올바른 입/출력 포트로 공급할 수 있

system-verilog 2017-03-13

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SystemVerilog는 case 문에서 가능한 와일드 카드 충돌을 어떻게 처리합니까?

사례에 대한 와일드 카드를 포함하는 사례 명세서를 작성할 때 특정 사례가 어떻게 처리됩니까? 상기 단순화 된 예에서 always_comb case(selector) 4'b0???: begin // Pick me if the msb is 0, unless the two lsb's are 01. end 4'b0?01: begin //

system-verilog case-statement 2017-03-17

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음수 값의 서명 된 리터럴을 사용하는 이유는 무엇입니까?

이것은 간단한 질문이지만, 전에 실제로 대답을 보지 못했습니다. 그 문제에 대한 Verilog (또는 SystemVerilog)에서는 리터럴을 선언하고 사용 된 비트 수를 나타낼 수 있습니다. 몇 가지 예는 다음과 같습니다. reg [3:0] x = 4'b1101; // (1) reg [3:0] y = 4'd13; // (2) 여기에서 레지스터 x와

verilog system-verilog 2017-03-20

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SystemVerilog는 전역 함수를 지원합니까?

세 가지 모듈로 액세스 할 수있는 parity_check 함수를 만들고 싶습니다. SV로 가능합니까? 그렇다면이 함수를 어디에 선언하고 모듈에 어떻게 가져 옵니까? 당신은 별도의 파일에 함수를 넣어하고`사용하여 포함 할 수

function global system-verilog 2017-03-21

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더미 변수를 만들지 않고 SystemVerilog에서 구조체의 필드 폭을 얻는 방법은 무엇입니까?

구조체에서 필드 너비를 가져 오는 방법은 무엇입니까? 나는 사용하려고 시도했다. $bits(struct_type_name.field_name) 그러나 그것은 컴파일 할 수 없다. 더미 변수를 만들고 $bits()을 적용해야합니다. 그러나 그것은 많은 폭이 필요할 경우 많은 쓰레기를 만들어 낼 것입니다. 더 좋은 방법이 있습니까?

system-verilog 2017-03-23

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