system-verilog

    0열

    1답변

    입력 신호가있는 $ 과거

    이벤트가 발생하면 과거의 "num_ticks"에서 일부 신호가 어설 션되었는지 확인하고 싶습니다. 는 예를 들어, 내가 쓴 재산은 : 여기 property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks); endproperty 문제는 num_ticks 함께. num_ti
    system-verilog uvm questasim system-verilog-assertions 2017-01-11

    0열

    1답변

    drop_objection 내가 같이 간단한 main_phase이 반대

    을 삭제하는 데 실패합니다. 디버깅을 기반으로하면 drop_objection은 위상을 완료해야하는 m_events []. all_dropped를 트리거하지 않는 것으로 보입니다. 이유가 m_evens 인 uvm_root 객체에 있지만, drop_objection은 테스트 객체에 대해 시도하기 때문에 일치하지 않습니다. 어떤 제안이 잘못되었을 수 있습니까?
    system-verilog uvm 2017-01-12

    0열

    2답변

    Verilog ams : 다른 모듈의 매개 변수 값 가져 오기

    문제가 있습니다. 이 같은 다른 모듈에서 매개 변수의 값을 얻으려면 : Verilog에의 module FS0b (in2,in2,out1); input in1,in2; output out1; parameter real res=10000; endmodule module FS1b (in1,in2,out1); input
    verilog system-verilog 2017-01-16

    1열

    1답변

    PCIe 장치 검색 알고리즘 의사 코드

    이 질문은 언어에 구애받지 않는다고 생각하지만 시스템 Verilog로 작성된 PCIe 모델이 있습니다. 이 모델은 PCIe 구성 읽기 및 쓰기를 수행하고 시뮬레이션에서 메모리 읽기 및 쓰기를 완벽하게 수행합니다. 그러나, 내가해야 할 일은 PCIe 디바이스를 "발견"하고 시뮬레이션에서 설정 공간 레지스터를 구성하는 것입니다. 거기에 BAR 프로그래밍, SR
    verilog system-verilog pci pci-e 2017-01-18

    1열

    2답변

    SystemVerilog에서 파일 이름에 생성 날짜 추가

    보고서 (.txt)를 만들어야하고 각 세션을 참조해야하므로 각 시뮬레이션에 대해 보고서 이름에 날짜를 추가하고 싶습니다. . 처럼 Report_01-19-2017-12는 : $system("date > sDate"); 또는 내 시뮬레이션 소프트웨어에 표시 : 53.txt 지금까지 내가 가진 내부 날짜와 파일 하나를 만들 수 있었다 $system("dat
    system-verilog 2017-01-19

    0열

    1답변

    클럭 블럭과 인터페이스 내에서의 모뎀 사용하기

    modports와 클로킹 블럭이있는이 인터페이스가 작동하지 않는 이유에 대한 힌트를 누군가 얻을 수 있습니까? ** 오류 : (VSIM-3773) ../../../../ RTL/test_driver.sv ( interface axis (input logic aclk); logic [15:0] tdata_s; logic tvalid_s; logic
    system-verilog 2017-01-22

    1열

    2답변

    systemverilog의 크로스 클래스/파일 참조 컴파일

    클래스가 my_class입니다. my_class에는 my_port라는 클래스가 있습니다. my_port는 매개 변수 중 하나 인 my_class로 매개 변수화됩니다. 문제는 다른 파일에 있고 기본 매개 변수는 my_class입니다. my_class_pkg 및 my_port_pkg에 대한 패키지가 있습니다. my_port_pkg를 my_class_pkg로 가
    system-verilog 2017-01-23

    1열

    1답변

    문자열 성능의 시스템을 Verilog 시스템을 Verilog의 성능 차이가 있다면이 두 가지 방법 사용할 때 문자열 비교 할 때 궁금

    비교 : 차이가있는 경우 1. str.compare(other_str); 2. str == other_str 을, 왜이 차이점, 그리고 귀하는 귀하의 정보를 어디서 얻었습니까?
    performance system-verilog 2017-01-24

    -2열

    2답변

    왜

    내가 내 모니터 중 하나에 다음 코드 한 차단 발현 원인을 기다려야합니까 . 왜? p.s 염소 2는 정수 (데이터)이다.
    system-verilog 2017-01-26

    0열

    1답변

    해리스 ​​HDL 예제 4.13

    해리스가 쓴 "디지털 디자인 및 컴퓨터 아키텍처"라는 책을 읽었으며 예제 4.13 (지연이있는 논리 게이트)에 대한 질문이 있습니다. 이 예에서는 Y =! A *! B *! C + A *! B *! C + A *! B * C에 대한 모델을 빌드합니다. 또한 몇 가지 지연을 추가합니다. 인버터의 경우 1ns, 3 입력 AND 게이트의 지연 시간이 2ns, 3
    boolean logic verilog system-verilog 2017-01-29
최근 질문