system-verilog

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강도 데이터 유형에 대한 강도 모델링이 가능합니까?

강도 모델링은 그물에서 가능합니다 (예 : wire). 변수는 가능합니까? (예 : logic).

verilog system-verilog verification 2017-02-14

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시스템 베로 로그에서 연결된 배열의 비트 너비

1 비트 변수/정의/열거 형의 연결된 배열을 생성하는 여러 함수가 있습니다. 매번 연결이 발생하면 최종 크기가 32 비트 폭인지 확인하려고합니다. 32 비트보다 작거나 큰 경우 오류 플래그를 지정합니다. $ bits, $ size를 시도했지만 변수를 원하고 연결 너비가 아닌 가변 너비를 제공하는 것 같습니다. 목적을 이겨내고있다. 도움을 주시면 감사하겠습니

system-verilog system-verilog-assertions 2017-02-17

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시스템 Verilog- 특정 코드가 다른 코드보다 먼저 실행되도록하는 방법은 무엇입니까?

나는 내 모니터에 다음 코드를 가지고 : virtual task run_phase(uvm_phase phase); fork begin : clock_c forever begin wait(vif.fact_log2_samp != fact_log2_samp_init); for(int counter = 0;

system-verilog 2017-02-22

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SystemVerilog 인스턴스화 된 모듈이 입력을 공유하지 않아야하는 경우 (쉬운 솔루션)?

내 모듈을 인스턴스화 할 때 여기에 작은 문제가 있습니다. 생성 루프를 사용하여 2 개의 카운터 (16 & 32 비트 카운터)의 100 인스턴스를 생성합니다. 각 카운터에는 자체 제어 장치 (UPDN & EN)가 있어야하지만 시계와 재설정을 공유합니다. 모듈 명 : SAT_COUNTER.sv // SIMPLE 카운터 모듈 TWO_SC.sv // TWO SA

module counter instantiation system-verilog hdl 2017-02-24

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SystemVerilog 다른 매개 변수가있는 인터페이스 배열

시계 입력이있는 매개 변수화 된 인터페이스가 있습니다. 예 : interface itf # (PARAM1 = 16, PARAM2 = 8)(input logic clk); 이 인터페이스에는 "슬레이브"라고하는 모뎀이 있습니다. 내 모듈은이 인터페이스의 배열을 입력 (modport "slave")으로 사용합니다. MyModule위한 테스트 벤치 모듈에서 m

arrays interface system-verilog 2017-02-27

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시스템의 와일드 카드를 사용하는 연관 배열 Verilog

와일드 카드 "*"를 사용하여 연관 배열을 반복 할 수 있습니까? foreach loop?

verilog system-verilog vlsi 2017-02-28

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블로킹 할당에 상응하는 코드를 얻으려면 내가 Verilog에의 클록 킹 블록을 사용할 수있는 방법

을 Verilog에 블록을 클러킹 사용하는 방법을 if((datain1[49]==1)||(datain2[49]==1)||(datain3[49]==1)||(datain4[49]==1)) begin buffer[1][59:50] <=buffer[1][147:138]; buffer[1][147:138]<=buffer[1][235:226]; buffer[

verilog system-verilog hdl 2017-02-28

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어디에서 동시 어서 트를 모니터에 쓸 수 있습니까?

나는 내 모니터에 다음과 같은 동시 주장을 작성해야합니다 : assert property (vif.cos == 1 |-> vif_out.y == vif.xi/sqrt(2)); 나는 run_phase에 넣어했지만, 나는 다음과 같은 오류가 발생했습니다 : 동시 주장이 작업/클래스 메소드를 사용할 수 없습니다. 어디에 넣어야합니까?

system-verilog assertions uvm system-verilog-assertions 2017-03-01

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시스템 베로 로그의 열거 형에서 비트 너비 유지

열거 형에서 비트 너비는 어떻게 유지합니까? 다음 코드에서 예를 들어 : - 10 나는 또한 시도 내가 인쇄 인쇄 2 첫 번째 명령문으로 얻을 수있는 방법 typedef enum bit[2:0] { b1=2'b10, b2=3'b100 }b; {// regular stuff module, initial begin etc.. b a1,a2; a1

system-verilog 2017-03-08

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어설 션에서 SystemVerilog 시퀀스 속성을 어떻게 사용할 수 있습니까?

"무제한 입력이 있다면 결국 출력을 얻습니다"라고 말하고 싶습니다. 어떻게해야합니까? 스크립트의 다른 부분에서 나는 제한된 입력을 가정하므로 "무제한의 입력이 있다고 가정합니다"라고 쓰고 그 값을 전체적으로 유지할 수는 없습니다. 지금까지 작성한 속성 : property always_another_valid_input; @(posedge clock

system-verilog system-verilog-assertions 2017-03-08

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