system-verilog

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    배열의 배열 인터페이스

    매개 변수화 된 모듈을 바인딩하는 데 사용되는 인터페이스 배열로 작업하고 있습니다. 제 문제는 몇 가지 간단한 인터페이스를 인터페이스 배열에 직접 연결할 수 없다는 것입니다. 여기 내가 사용하는 인터페이스의 라이트 버전 : 나는 것 수행 할 작업을 interface channel(); wire req; wire ack; modpo
    arrays verilog system-verilog rtl 2017-03-23

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    시스템 Verilog 시스템을 버퍼링하는 방법

    그냥이 문제를 발견하고 약간의 독서를 한 후에,이 시스템 Verilog에서 허용되지 않는 것 같습니다,하지만 조금 둔한 것 그리고 내가 쉬운 해결 방법을 놓치고 있는지 궁금해. . if_datapath로 정의 된 인터페이스가 있습니다. 인터페이스에는 싱크, 소스 및 모니터라고하는 일부 modport가 있으며 문제없이 모듈에서 인터페이스를 사용할 수 있습니다
    verilog system-verilog 2017-03-23

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    함수를 사용하는 다차원 팩 된 매개 변수 선언

    최근 struct를 생성 할 때 논리 단위를 인스턴스화하기 전에 간단한 수학 방정식을 사용하여 필요한 모든 매개 변수를 사전 계산할 생각입니다. 2-D 매개 변수가 필요한 경우, 2-D 배열이 parameter para_1[1:0][2:0] = '{2{3{0}}};과 같은 고정 된 값의 집합이면 쉽습니다. 하지만 원하는 것은 매개 변수에 반환 값을 할당하기
    verilog system-verilog 2017-03-24

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    SystemVerilog 함수가 패키지에 정의 된 유형의 값을 반환 할 수 있습니까?

    SystemVerilog 함수가 패키지에 정의 된 유형의 값을 반환 할 수 있습니까? 함수 유형을 선언하기 전에 패키지를 가져 오는 방법은 무엇입니까?
    system-verilog 2017-03-24

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    어떻게 하나 이상의 출력을 가진 verilog에서 combinational user define primitive (UDP)를 정의 할 수 있습니까?

    내가 알고 싶은 질문에서 언급했듯이 하나 이상의 출력을 가진 UDP를 정의하는 것이 가능합니까? 나는 번들 출력을 다음과 같이 만들려고 시도하지만 오류가있다. 내가 8 비트 접두사 가산기에 대한 코드를 작성하기 위해 노력하고있어 나는 G와 P. 이 값을 계산하기 위해 UDP로 작업을 정의 할 것은 코드 : primitive preaddprimitive(pg
    system-verilog modelsim 2017-03-25

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    `시스템에 함수 정의가 포함되어 있습니다.

    함수 정의가 거의없는 파일을 포함하는 간단한 시스템 Verilog 코드가 있습니다. 그러나이 파일을 포함하는 여러 파일이있을 때 함수 재정의로 인해 컴파일 오류가 발생합니다. 어떻게 해결할 수 있을지 제안 해 주시겠습니까? 코드 test.sv : `include "constants.sv" module test(); real myReal1; real
    verilog system-verilog 2017-03-27

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    시스템에서 verilog/uvm 정의를 처리하는 가장 좋은 방법은 무엇입니까

    많은 팀에서 사용하는 확인 구성 요소가 있습니다. 내가 define라고 말하면 ADDRESS_WIDTH이고 모든 팀의 모든 요구 사항의 최대 값으로 설정했습니다. 하지만 이상적인 해결책으로 보이지 않습니다. 이것이 SV/UVM 방식으로 처리 될 수있는 방법이 있습니까? 나는 사람들이 그것을 업데이트 할 defparams을 사용할 수 있도록 내가 에이전트에
    system-verilog uvm 2017-03-27

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    uvm_component/object_utils 매크로를 사용해야합니까?

    필자는 필드 매크로를 사용해야하는지 여부에 대해 많은 기사를 보았습니다. 일반 가이드 라인은 다음과 같습니다 `uvm_do... macro: 사용하지만, 당신이 게으른 경우 피하려고 할 수 있습니다. `uvm_field... macro: 은 전염병처럼 피하십시오. `uvm_component_param_utils... `uvm_object_param
    macros system-verilog uvm 2017-03-29

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    속성의 case 문이 QuestaSim 10.4B에서 작동하지 않습니다.

    SystemVerilog 2012 LRM에서 case 문을 사용하여 속성을 작성하려고합니다. QuestaSim 10.4B를 사용 property p_rate_select (logic [1:0] rate); case (rate) 2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready
    system-verilog uvm system-verilog-assertions questasim 2017-04-03

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    Verilog에서 +1, -1의 삼각파 신호

    나는 이미 어려움을 겪고 있으며 간단하고 유용한 해결책을 찾을 수 없습니다. I는 16 비트 크기 삼각형 신호를 시뮬레이션 값 1과 0에 랜덤 잡음을 부가하고자 -1. 노이즈가있는 신호는 원래의 노이즈와 1을 초과하지 않으며 노이즈가있는 신호의 이전 값과 다를 수 없다는 점이 중요합니다. 예를 들어, 그 방법으로 값 싶습니다 ORIGINAL SIGNAL :
    verilog fpga system-verilog hdl 2017-04-05
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