system-verilog

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서로 다른 두 UVM 에이전트의 두 가지 무관 한 UVM 시퀀스 항목을 동기화하는 방법은 무엇입니까?

이것은 패리티 인코더 - 디코더 DUT를 검증하는 나의 시나리오입니다. 디코더 여기서 입력 에이전트는 재 활성화 에이전트이며 Encoder Output 에이전트의 패시브 모니터에서 캡처 한 데이터 스트림에 오류를 주입합니다. 이제 인코더 및 디코더 입력 에이전트 모두에 대해 시퀀스 및 시퀀스 항목을 따로 갖고 있습니다. 그러나 디코더 재 활성화 에이전트가

system-verilog uvm 2017-09-05

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이벤트를 Systemverilog에서 참조로 전달할 수 있습니까? 내가 작업을 호출하고 참조로 이벤트를 전달하면 이벤트가 트리거 된 후

, 작업 안에 감지되지 않습니다 :이 테스트 벤치와 주변 재생 event e; fork test_ev(e); begin #1ms; ->e; end join ... task ev(ref event e); @(e) do_something; // thi

verilog system-verilog 2017-09-06

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Verilog에서 '1'은 무엇을 의미합니까?

나는 4bits를 가지고 등록했다. reg[3:0] a; 와 나는 분명히 그것이 내가 Verilog를 위해 새로운 문법에 대해 확실하지 오전 같은 1'b1과 1 하지 a <= '1; 처럼 단일 비트를 할당 할. 누구든지 나를 계몽 수 있습니다.

verilog system-verilog 2017-09-09

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정적 정수 예기치 않은 동작이

다음 코드를 고려 보여줍니다 : 나는 몸 시퀀스를 가지고 가정, 내 코드에서 class my_class; // *** constructor function new(string name = ""); super.new(name); endfunction // ** my_function function vo

verilog system-verilog uvm 2017-09-12

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멀티 포트 스위치의 ASIC 확인

모든 4 개의 동일한 인터페이스 (A, B, C, D)에서 패킷을 가져올 수있는 DUT가 있습니다. 한 포트의 패킷은 출력 포트 중 하나 , 4). 예 : A의 패킷은 1, 2, 3 또는 4로 이동할 수 있습니다. 포트 B의 패킷은 1, 2, 3 또는 4 등으로 이동할 수 있습니다. 동일한 포트에 들어오는 패킷은 순서대로 있지만 A, B, C, D 사이의

system-verilog uvm 2017-09-13

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Systemverilog Mailbox and Queue

이해할 수 없습니다. 프로세스 간 통신을 위해 Mailbox over Queue를 선호하는 이유 (예 : 드라이버와 스코어 보드 간의 통신)?

system-verilog 2017-09-14

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는

SystemVerilog를 차원 어레이로 2 차원 배열 변환 제가 logic [32][16]M[]; 예로 정의 된 3 D 동적 배열로 변환 완 logic [511:0] array[]; 같은 2 D 동적 배열을 갖는다. array[0]= 1110110000111000...512 bits.... M[0][0]= 111011000011100

system-verilog dynamic-arrays 2017-09-16

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Verilog Force - Release

Verilog에서 신호를 방출하기 전에 신호를 두 번 강제 실행해도 괜찮습니까? 아래에있는 것, initial begin force top.dut.xyz.abc.dout = 1; #5ns; force top.dut.xyz.abc.dout = 0; #5ns; release top.dut.xyz.abc.dout =

verilog system-verilog 2017-09-18

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시스템 Verilog Testbench 파형 데이터 없음

논리 계산기처럼 작동하는 코드를 개발하려고합니다. 필자는 에러없이 코드와 테스트 벤치를 컴파일 할 수 있었다. 여기에 코드입니다 : module AriLogCal( input logic [3:0] OpA, OpB, //Operands A and B. The two numbers we will operate on. input l

simulation system-verilog quartus rtl 2017-09-25

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SystemVerilog를 캐릭터 라인 화는 ('') 연산자와 라인은 내가 매크로에 SystemVerilog를 캐릭터 라인 화 연산자 <code>`"</code>을 사용하고

나누기, 아래와 같은 케이스는 버그를 보여주기 위해 의도적으로 고안된 것입니다 출력 (NO 뒤에 줄 바꿈) : ABC `D `EF 왜이 출력에 `의, 그러나 단지 println 에서 스펙이 문서화 된 행동, 또는 내 시뮬 버그인가? 또는 (Aldec Active-HDL)?

system-verilog active-hdl 2017-09-27

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