system-verilog

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시스템 출력에 모듈 출력을 연결하는 방법

한 모듈의 출력 (B)을 다른 모듈 (C)의 입력으로 만드는 모듈을 만드는 방법을 잘 모릅니다.

verilog system-verilog 2017-11-27

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시스템 Verilog의 하위 인덱스 만 참조하십시오.

비트 배열이 A [32] [16]입니다. 더 낮은 색인 값 중 특정 패턴이 있는지 확인하고 싶습니다. 예 : A [1] [8 : 0]은 그 패턴 A [2] [8 : 0]이 그 패턴을 가질 수도있다. A [31 - 0] [8 : 0]의 모든 패턴이 해당 패턴을 가지고있을 수 있습니다. 단일 명령문에서 모든 상위 색인 구성 요소를 참조 할 수있는 방법이 있습니

system-verilog verification system-verilog-assertions 2017-10-23

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줄 결합을 위해 백 슬래시를 사용하는 중첩 된 전처리 지시문

systemverilog를 사용하면 행을 후행 "\"와 연결할 수 있으며이 명령은 tick ("`"전 처리기 명령과 함께 매우 일반적으로 사용됩니다. 따라서 다음의 2 세트의 정의는 동일합니다. `define A(b) b + \ 5 `define A(b) b + 5 마찬가지로 다음 코드에서 X와 P의 정의는 동일 할 것으로 예상됩니다. 유일

system-verilog 2017-10-25

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SystemVerilog에 해당하는

내 VHDL 엔티티가 두 단방향 기록 포트가 다음과 같이 패키지에 정의되어 user2regs : in user2regs_t; regs2user : out regs2user_t : type user2regs_t is record status_value : std_logic_vector(31 downto 0); end record; ty

vhdl system-verilog 2017-10-27

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할당 문이 합계 값으로 업데이트되지 않는 이유는 무엇입니까?

논리 [31 : 0] sum_count; assign sum_count = (cnt0 & {8'b0,{24{en0}}}) + (cnt1 & {8'b0,{24{en1}}}); 사례 2 : // CNT0 및 CNT1가 비트 신호 (24) 케이스 1이다 assign sum_count = (cnt0 & {8'b0,{24{en0}}}); 조건 어디서 EN0

verilog system-verilog system-verilog-assertions 2017-10-31

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시뮬레이션 시간을 절약하기 위해 시스템 Verilog 생성기 모듈에서 생성 된 패킷을 파괴해야합니까?

generate_directed_packet으로 전화 할 때마다 새 개체가 만들어집니다. 다음 패킷을 만들기 전에 패킷 객체 삭제에 대해 걱정해야합니까? 그렇다면 패킷 객체를 삭제하는 방법은 무엇입니까? function void generate_directed_packet(); packet = new(); void'(packet.randomize());

verilog system-verilog verification uvm 2017-11-01

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로직으로 정의 된 용어를 사용하여 비트 범위를 만드는 방법

다음 코드는 컴파일되지 않지만 컴파일 할 수있는 비슷한 점이 있습니까? logic [7:0] complete_set, partial_set; logic [2:0] msb_bit, lsb_bit; always_comb complete_set = <driven by a logic equation>; always_comb msb_bit = <driven

verilog system-verilog 2017-11-10

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시스템 verilog max() 및 min() 함수가 단일 요소가 아닌 대기열을 반환하는 이유는 무엇입니까?

SV LRM (1800-2012) 7.12 (배열 조작 방법)에서 max() 및 min() 함수에 대해 흥미로운 점을 발견했습니다. 나는 그래서 불법 문에서 주석과 테스트 불법 문 오류가 Incompatible complex type assignment Type of source expression is incompatible with type of ta

system-verilog 2017-11-16

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시스템의 Verilog에서 문자열과 비트를 연결하는 방법은 무엇입니까?

if(ci.busy) begin// writing **dataout** = {dataout,string'(**ci.dout**)}; $sformat(request,"%b",req.dout); $fwrite(data, request); end 여기서 ci.dout은 bit이고 dataout은 string입니다. 이것은 정적 캐

verilog system-verilog uvm vlsi 2017-11-20

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구성 요소의 객체에 대한 uvm 상세 표시를 변경하는 방법

구성 요소의 객체에 대한 자세한 정보를 설정할 때 문제가 발생했습니다. 내가 UVM_HIGH에 특정 구성 요소 (uvm_test_top.env.subenv_a)의 상세를 설정하려면, 명령 행 인수는 다음과 같습니다 :이 1.+UVM_VERBOSITY=UVM_LOW 2.+uvm_set_verbosity=*subenv_a*,_ALL_,UVM_HIGH,bui

system-verilog uvm 2017-11-27

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