fpga

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    Microblaze 재건을 위해 필요한 최소한의 파일

    microblaze 디자인이 포함 된 Xilinx 프로젝트에서 작업 중입니다. Git (또는 다른 CM 도구)에서 프로젝트의 하드웨어 부분을 저장하고 다른 컴퓨터에서 다시 빌드 할 수 있어야하는 최소한의 파일 세트가 궁금합니다. 지금까지 범위를 좁힐 수 없었지만 파일을 많이 생성하여 제거 할 수 있다고 확신합니다. 최상위 디렉토리에는 _xps, bootlo
    git fpga xilinx microblaze 2013-04-25

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    투석기 C에서 openCV 라이브러리를 사용할 수 있습니까?

    최종 목표는 Altera DE2 FPGA의 얼굴/물체 감지 및 일반적인 이미지 프로세싱 어플리케이션입니다. Catapult C를 사용하여 FPGA를 프로그래밍하고 있습니다 (Verilog 또는 VHDL이 아닌 C 코드를 사용하고 있습니다). 제 질문은 Catapult C가 OpenCV 라이브러리를 지원하는지, 그리고 Catapult에서 실행되도록 라이브러리
    opencv image-processing fpga face-recognition hardware-design 2013-04-26

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    Verilog 메모리 주소에 액세스

    나는 Xilinx의 Verilog로 작성된 Nexys 3 FPGA의 프로젝트에서 일부 파일 입출력 (FPGA를 방금 프로그래밍 한 컴퓨터)을 필요로한다. Adept 프로그램 사용 , FPGA 메모리 중 하나의 특정 주소에 쓸 수 있습니다. 동일한 메모리 공간에있는 특정 주소에서 읽을 수도 있습니다. 내 문제의 완벽한 해결책이 될 수 있습니다.하지만 Veri
    memory file-io location verilog fpga 2013-05-01

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    FTDI sync에서 읽음 FT245 FIFO가 0 바이트를 반환합니다

    안녕하세요 저는 간단한 DSO를 개발 중이고 FT245 sync FIFO에 문제가 있습니다. 4 바이트 승인을 읽을 때 FT245를 읽는 것이 정상적으로 작동하지만 샘플 데이터를 검색하려면 0 바이트를 반환합니다. ftdi_read_data는 0을 반환하고 연속 읽기는 -84와 -32를 반환합니다 (이 코드의 의미는 없습니다). readig에 대한 기능 :
    vhdl fpga ftdi 2013-05-01

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    FPGA 기반 PCI IO 카드 용 dma

    메사 전자 제품 5i20 PCI 카드가 있습니다. PC에서 데이터를 가져와 카드의 FPGA로 보내고 마찬가지로 카드의 FPGA에서 PC로 데이터를 다시 읽는 응용 프로그램이 제공됩니다. PCI는 33MHz 데이터 전송을 지원합니다. 간단한 for 루프를 사용하여, 나는 각각 FPGA와 데이터를 송수신 할 수있다. 하지만 내가 어떻게 파일 데이터를 읽고 PC
    io fpga dma pci 2013-05-13

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    VHDL ..... 벡터의 맨 앞에 오는 0 수를 계산하는 방법은 무엇입니까?

    나는 VHDL 프로젝트에서 일하고 있는데, 나는 벡터의 길이를 계산하는데 문제가있다. 나는 벡터의 길이 속성이 있다는 것을 알고 있지만 이것은 내가 찾고있는 길이가 아닙니다. 예를 들어, 나는 E : std_logic_vector(7 downto 0); std_logic_vector 다음 E <= "00011010"; 그래서, len = E'leng
    vhdl fpga 2013-05-13

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    [verilog] Pmod_KYPD 조합으로 LED 활성화

    Digilent FPGA에 연결된 Pmod_KYPD을 사용하고 있습니다. 제 목적은 '123'조합을 키패드에 입력 한 후 보드의 첫 번째 LED를 활성화하는 것입니다. Digilent에서 키패드의 demo code을 다운로드했으며 기본적으로 키패드에서 누른 내용을 7 세그먼트 디스플레이로 표시합니다. 데모 코드는 디코드 및 표시의 두 부분으로 구성됩니다.
    verilog fpga 2013-05-14

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    Synplify는 to_integer를 사용하여 상수 배열에 액세스 할 때 내 레지스터를 정리합니다. (VHDL)

    Data_Out_SDa : process (SCl, IntReset) is variable IntSDa : std_logic; -- Internal Sda begin -- process Data_Out_SDa if IntReset = '0' then -- asynchronous reset (active high)
    vhdl fpga synthesis 2013-05-15

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    VHDL/내 신호를 초기화하는 방법?

    저는 VHDL의 초보자이고 기본적인 질문이 있습니다. A : in std_logic_vector(22 downto 0); 그리고이 신호 : 의이 같은 입력 생각해 보자 signal dummyA : std_logic_vector(47 downto 0); 내가이 내가 무슨 짓을했는지와 dummyA을 초기화 할 것은 : dummyA <= A; 이인가
    initialization signals vhdl fpga 2013-05-16

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    커널 모듈에 쓸 때 커널이 잘못된 명령어

    커널 모듈을 사용하여 런타임에 하드웨어 구성을 변경하는 FPGA System-on-Chip 시스템을 만들고 있습니다. 이 시스템은 Linux 2.6 및 LEON3 CPU (SPARC)를 사용합니다. 일부 비트 파일은 정상적으로 작동하지만 특정 비트 파일의 경우 "커널 불법 명령어"또는 "가상 주소 x에서 커널 페이징 요청을 처리 할 수 ​​없습니다"가 표시
    c linux-kernel embedded-linux fpga 2013-05-16
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