fpga

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    ps/2 키보드 인터페이스 VHDL

    좋아, 내가 알테라 DE2 FPGA 보드와 함께 사용하기 위해 키보드 컨트롤러를 구현하려고하는데, 몇 가지 문제가 있습니다. quartus 시뮬레이터에서이 코드를 실행했는데 모든 것이 제대로 수행되어야한다고 생각합니다. 그러나 FPGA에 프로그램하려고하면 아무 것도 작동하지 않습니다. 나는 ps/2 클럭을 시뮬레이트하는 방식으로 그것을 목표로 삼았고 시스템
    keyboard vhdl fpga altera ps2 2013-03-25

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    이벤트 항상에서 제어 @ 상시 블록에 이벤트 제어 명령의 동작에 대해 궁금 (posedge의 CLK)

    : 이벤트 신호가 들어올 때까지 always @(posedge clk) begin: TEST ... @(wait_for_signal_from_subsystem); ... @(wait_for_another_signal_from_subsystem); ... end 프로세스가 "붙어"가 될 것인가, 아니면 다시
    verilog fpga synthesis 2013-03-26

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    저주파 시계에서 높은 주파수

    내 스파르타 3a fpga 보드는 ram ddr2로 마이크로 블레이즈를 구현하는 동안 50mhz 클럭을 가지고 있으며, 62mhz의 주파수가 내 프로그램에서 편집되었습니다.이 질문에 대해서는 60mhz 클록 내부적으로 다른 클럭을 생성하는 데 사용되지만 50mhz 클럭은 62mhz 클럭을 어떻게 생성합니까?
    vhdl clock fpga spartan 2013-04-01

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    이더넷을 통해 fpga 스파르탄 3e에 UDP 패킷 보내기

    microblaze가 포함 된 fpga로 UDP 패킷을 보내려고합니다. 하지만 나는 IP 주소에 관한 문제가있다. 어디에서 FPGA의 IP 주소를 얻을 수 있습니까?
    udp ethernet fpga microblaze spartan 2013-04-02

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    Verilog에서 변수 값을 변경하는 중

    푸시 버튼을 누른 횟수를 세는 간단한 카운터를 구현하고 있습니다. module lock( anodes,cathodes,leds, sw,btns,clk); //input declarations input[7:0] sw; input[3:0]btns; input clk; always @(curbtns) begin if(prevbtns!=0 &
    verilog fpga 2013-04-02

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    VHDL : 설정과 관련하여 다른 구성 요소를 적절하게 클로킹

    VHDL로 FPGA 프로젝트를 진행 중입니다. 16 비트 시프트 레지스터가 채워질 때마다 FIFO에 복사해야합니다 (예 : 16 개의 새로운 데이터 비트가 시프트 레지스터에 입력 된 후 새로 형성된 16 비트 워드를 가져 와서 a fifo) 내 질문은 FIFO의 클록 라인을 설정하기 전에 FIFO의 입력에서 데이터를 설정해야합니까? 이것은 실제로 일반적인
    hardware vhdl fpga hdl 2013-04-09

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    프로그래밍 EP2C35F672C6 FPGA를 구입했습니다.

    FPGA를 처음 접했습니다. & 보드 개발. 이번 학기에 저는 Quartus II, VHDL 및 FPGA에 대해 소개했습니다. 나는 몇 가지 기본 디자인을 DE2 Board에 올려 놓았는데, 여기에 EP2C35F672C6N FGPA가있다. 그러나 보드를 켤 때마다 구성을 다시 다운로드해야합니다. 누군가가 어떤 종류의 알테라 FPGA (EP2C35F672C6
    configuration hardware vhdl fpga altera 2013-04-09

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    자일링스 ISE Design Suite를 사용하여 스파르탄 6에서 단일 포트 ROM 생성하기

    스파르탄 6 보드에 단일 포트 롬을 설계하는 데 문제가 있습니다. 제공된 핵심 생성기를 사용하여 블록 메모리를 만들고 32 비트 너비와 256 깊이의 단일 포트 ROM을 0에서 255까지 계수하는 coe 파일과 함께 선택합니다. 구성 요소로 vhdl에 ROM을 드롭하고 XilinxCoreLib을 도서관. 그 도움이된다면 나는 현재 자일링스 ISE 13.1을
    vhdl fpga xilinx spartan 2013-04-13

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    VHDL Verilog 정수 배열 포트

    저는 브레이크 아웃 게임의 FPGA 구현 프로젝트를 진행하고 있습니다. 이 게임에서는 공과 패들을 사용하여 벽돌을 깨뜨려야합니다. 몇몇 벽돌은 공과의 여러 접촉을 끊을 수 있습니다. 이를 위해 정수 배열을 사용하여 특정 벽돌을 깨는 데 필요한 적중 횟수를 나타냅니다. 예를 들어, (2,0,1,2)는 부서지는 벽돌을 2 번 히트해야하고,이어서 깨진 벽돌이 뒤
    vhdl verilog fpga virtex 2013-04-18

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    파일 시스템이있는 프로세서에 코드를 직접 실행하려면 어떻게해야합니까?

    각 픽셀에 대한 그레이 스케일 정보가있는 텍스트 파일 인 .pgm 이미지를 처리하는 간단한 이방성 필터 c/C++ 코드가 있으며 처리가 끝나면 필터가 적용된 출력 이미지가 생성됩니다. 이 프로그램은 Windows를 실행하는 x86 CPU에서 약 10 번의 반복 작업을 수행하는 데 몇 초가 걸립니다. Me와 학업으로 응용 컴퓨팅 석사 학위를 취득한 후, FP
    c++ filesystems fpga 2013-04-22
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